[参考译文] ADS1675：ADS1675 DRDY 峰值

您好！

正如您指出的、其他客户似乎也看到了类似的行为。  您能否提供一些更多详细信息来帮助跟踪您看到这种干扰的原因？

1. 您使用的 CLK 频率是多少？

 2. CLK 信号的幅度是多少？  (它应该是5Vpp、以模拟电源为基准。)

 3.启动信号是上电后的第一次启动、低速/高速模式变化还是 CLK 频率变化？

如果 CLK 的频率变化足够使 PLL 失去锁定、它将需要额外的时间来重新锁定、然后对 DRDY 线路进行脉冲。   

此致、
Keith Nicholas
精密 ADC 应用

您好、Keith、

1) 1) CLK 的频率为32MHz。

2) 2)图片中的通道刻度为绿色=5V、粉红色=2V、紫色=2V、时基为20ns。

3) 3) START 信号不是上电后的第一次启动。 CLK 频率或模式未发生任何变化。

我从 CLK 信号中移除了探头以不使其降级、并再次检查。 脉冲仍然发生、可能是每十次启动一次。

此致。

您好！

我需要对这一问题进行一些额外的研究。  目前、如果可能、我建议忽略其他客户建议的 START 边缘附近的任何/DRDY 活动。

我将在下周初跟进。

谢谢你。

此致、
Keith

您好、Keith、

START 在上升沿之前的几毫秒内处于低电平。 在随附的图片中、开始时间低于900微秒以上。

我不听从你的论点。 我想脉冲要么是由 LVDS 驱动器电路加电等模拟因素引起的、要么是由 SCLK 同步或竞态条件等数字因素引起的。

脉冲的大部分时间是一个宽度为 SCLK 的周期(见图)。

此致。