您好、Keith、
我观察到 ADS1675的未记录行为。 应用启动后、DRDY 在 CLK 的第二个下降沿附近有时会出现尖峰。 尖峰的持续时间约为 Tclk 的1/3。 实际 DRDY 的长度为 Tclk。 我的设置:DRATE = 101、高速 LVDS。 CLK 信号由 PLL 持续驱动。 这些尖峰或脉冲与 Sascha Langener 在2014年报告的“偶尔会有来自 ADS1675的额外 DRDY 脉冲”相同。
此致。
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您好、Keith、
我观察到 ADS1675的未记录行为。 应用启动后、DRDY 在 CLK 的第二个下降沿附近有时会出现尖峰。 尖峰的持续时间约为 Tclk 的1/3。 实际 DRDY 的长度为 Tclk。 我的设置:DRATE = 101、高速 LVDS。 CLK 信号由 PLL 持续驱动。 这些尖峰或脉冲与 Sascha Langener 在2014年报告的“偶尔会有来自 ADS1675的额外 DRDY 脉冲”相同。
此致。
您好!
正如您指出的、其他客户似乎也看到了类似的行为。 您能否提供一些更多详细信息来帮助跟踪您看到这种干扰的原因?
1. 您使用的 CLK 频率是多少?
2. CLK 信号的幅度是多少? (它应该是5Vpp、以模拟电源为基准。)
3.启动信号是上电后的第一次启动、低速/高速模式变化还是 CLK 频率变化?
如果 CLK 的频率变化足够使 PLL 失去锁定、它将需要额外的时间来重新锁定、然后对 DRDY 线路进行脉冲。
此致、
Keith Nicholas
精密 ADC 应用
您好!
在上升沿之前、低电平开始多长时间?
DRDY 上"毛刺脉冲"的一个可能原因可能是在发出前一个转换 DRDY 之前的几个时钟发生起始上升沿。 在复位过程开始之前、START 的上升沿会有一些延迟。
我检查了 ADS1675REF 评估板上 START 和 DRDY 的运行情况、START 引脚在变为高电平之前保持低电平几个月。 我查看了 START 引脚转换的几个实例、没有在 DRDY 引脚上看到任何毛刺脉冲。
此致、
Keith