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器件型号：ADS1675 您好！
问题1：
参阅表4 (具有单周期稳定配置的低延迟数据速率)、如果不小心将 DRATE 设置为100或101、ADC 的行为将如何？
问题2：
在表5和表6中、高速模式下的设置持续时间分别为 LSCLK、而低速模式下的设置持续时间相对为 CLK。
让我感到不舒服的是、在所有数字(48/38/37/36)上、稳定总是从 CLK 的上升沿开始。
在高速模式下，LSCLK 和 CLK 之间的关系不是完全固定的：图2上的 tLCKSCLK 参数(13-20ns)。
您能否提供有关高速模式下计算稳定时间的更多详细信息？
问题3：
在低速模式、即内部生成模式下 、传出 SCLK 和传入 CLK 之间是否存在关系？
为高速模式提供的 tLCKSCLK 是否也适用？ 或者两个时钟之间的延迟是否不同？
此致、
皮埃尔
