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器件型号：DAC38J84 主题中讨论的其他器件：LMK04828、
尊敬的帮助者：
我们正在开发一个系统、其中 DAC38J84从 LMK04828 DCLKout2接收 DACCLK。
DAC PLL 在 DAC38J84中被旁路、这样 DACCLK 引脚直接提供串行器/解串器 PLL 基准输入。
既然从上电开始一切都正常、我们希望通过将 LMK04828动态数字延迟应用于 DCLKout2来动态调整 DACCLK 的相位。
遗憾的是、通过单个 VCO 周期延迟或提高 DCLKout2会导致 DAC38J84 JESD RX FSM 将 SYNCb 置为有效。
我怀疑 JESD 链路之所以中断、是因为这个原因：当 DACCLK 间隔突然延长或缩短一个周期时、串行器/解串器 PLL 暂时失去锁定、因此 JESD RX FSM 复位、因此需要重新建立 JESD 链路。
Q1)您是否确认我对我们观察到的现象的理解？
Q2)我想知道我们是否可以利用 DAC PLL 在不中断 JESD 链路的情况下进行即时 DACCLK 相位调整？
满怀希望地感谢--Todd
