在 DAC39j84评估板上、让 SPI 通过 FMC 路径工作时遇到问题。
我通过在 CPLD 本身上的示波器进行探测来看到 CPLD 的正确输入。 FMC_SCLK、FMC_SEN_DAC 和 FMC_SDIO 均按预期显示在 CPLD 输入上。
我确保遵循 DAC39J84EVM 用户指南、并确保电路板上的跳线处于正确的位置、以便通过 FMC 以及 CPLD 电源进行 SPI 事务。 请注意、通过 USB 进行的 SPI 事务(当跳线被放置在适当的位置时)似乎工作正常。 这是我遇到问题的 FMC SPI。
在 CPLD 的输出上、我看到 DAC_SCLK 和 DAC_SDIO 行为正确、但我看不到 DAC_SDENB 或 DAC_SDO 工作正常。 更具体地说、DAC_SDENB 保持高电平、并且根本不会改变、即使在到 CPLD 的输入上有正确的输入。
为了进行探测、我使用了进出 CPLD 封装的物理引脚、因为我不知道用于显示 SPI 线路的 JTAG 接头的引脚分配是什么。 有关引脚映射和 CPLD 所做工作的文档(原理图和用户指南)并不完整、因为它没有提到引脚对应的内容以及 CPLD 的内部布线方式。
我在 TI E2E 论坛上找到了 DAC38J84的 CPLD Verilog 文件(
)。 它可能与我丢失的文件类似、但 DAC39J84原理图中提到的文件中缺少一些引脚(例如 DAC_RESET)。
此外、在探测 CPLD 时、我发现当我通过 FMC 连接发送 SPI 命令时、DAC_RESET 引脚会定期振荡。 这就是为什么我看不到 DAC_SDENB、因此 DAC 没有响应我的 SPI 命令的原因？ 该复位来自哪里？ 如果能够访问 DAC39J84 EVM CPLD Verilog 文件、这一点会更清楚一点、这样我就可以看到路由逻辑是什么、然后从那里进行调试了。
拥有此文件将有助于了解评估板并确定 SPI 事务中出现的问题、否则、如果不是 FMC 和 DAC 之间神秘的 CPLD、则看起来应该正常工作。
