[参考译文] DAC39J84：多 DAC 输出同步

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Other Parts Discussed in Thread: DAC39J84, LMK04828

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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1169779/dac39j84-multi-dac-output-synchronization

器件型号：DAC39J84
主题中讨论的其他器件： LMK04828

你(们)好。

我要同步多个 DAC39J84 IC。每个 DAC39J84由 LMK04828计时。

在相关线程中、在执行多个 LMK 同步时、发现 LMK'输出器件时钟对齐存在±1 VCO 周期误差。

基于此、我发现在每个电源周期后、多个 DAC39J84输出未在同一位置同步、这意味着我没有实现确定性延迟。我不确定它是否与之前的 LMK 同步问题相关。

DAC39J84的运行频率为1GHz。 JESD204B (子类1)参数如下：

L = 8          // Number of lanes
M = 4          // Number of converters per link
F = 1          // Number of octets per frame per lane
S = 1          // Number of converter samples per frame
K = 32         // Number of frames per multiframe
HD = 1         // High Density
N = 16         // Number of bits per sample
N_prime = 16   // Number of adjusted bits per sample

我的 DAC39J84寄存器设置为：

(0x00,0x0018)
(0x4a,0xff1e)
(0x01,0x00a0)
(0x02,0x2082)
(0x1a,0x0020)
(0x24,0x0020)
(0x25,0x2000)
(0x3b,0x0800)
(0x3c,0x0228)
(0x3d,0x0088)
(0x3e,0x0108)
(0x3f,0x005a)
(0x4b,0x0700)
(0x4c,0x1f07)
(0x4d,0x0300)
(0x4e,0x0f4f)
(0x51,0x00df)
(0x5c,0x1122)
(0x5f,0x7654)
(0x60,0x3210)
(0x61,0x0001)
(0x4a,0xff1f)
(0x4a,0xff01)

我的问题是：我们能否实现确定性延迟并在每个电源周期后同步多个 DAC39J84 IC、而 LMK 器件时钟是否存在±1 VCO 周期误差？

我曾认为、如果我们可以确保 SYSREF 对齐 LMF、±1周期器件时钟误差在 JESD204B 协议中不是主要误差。

您能否帮助检查 DAC39J84寄存器设置中是否缺少任何内容？

谢谢、祝您一切顺利、

Yilun

3 年多前

0 admin 3 年多前

TI__Guru**** 2513645 points

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您好、Yilun、

只要 DAC 之间的 DAC 采样时钟偏差小于1个 LMFC 窗口、RBD 将允许 DAC 采样时钟偏差。在采样率低、串行器/解串器速率高的应用中、确定性延迟可能会受到影响。但是、在1GSPS 时、这不应导致确定性延迟。但是、DAC 输出将相隔1个代码。如果 VCO 的+1时钟是一致的、则后期 DAC 的样本可以在 FPGA 处移位1。

重新对齐这些通道的 LMK 输出分频器是否无法解决 VCO 周期问题？

此致、Chase

0 admin 3 年多前

TI__Guru**** 2513645 points

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你好 Chase、

尚未解决 LMK 同步问题。我认为 LMK 器件时钟的±1 VCO 周期误差可能会在这里产生影响。

我同意 SYSREF 可以被 RBD 吞没。但是、器件时钟衍生出 JESD204B 子类1中的帧时钟和 LMFC。 LMK 器件时钟的±1 VCO 周期误差不确定(我有统计数据、80%是±0 VCO 周期误差、20%是±1 VCO 周期误差)、这可能意味着80% DAC 输出良好、20% DAC 输出被移位 ±1时钟。您同意吗？也许我必须首先解决 LMK 同步问题？

上面是 JESD204B DAC 芯片中的 RX 端。我对 JESD204B FPGA 中的 TX 端还有另一个问题。假设我有3个 DAC39J84 IC (a、b、c)、分别由3个 LMK04828 IC (a、b、c)计时。 dclk 和 SCLK 可以命名为三对：dclkout2_a 和 sdclkout3_a、 dclkout2_b 和 sdclkout3_b、 dclkout2_c 和 sdclkout3_c 当我在 FPGA 中实例化三个 JESD 模块(每个模块对应一个 DAC39J84)时、应使用其自己的 dclk 和 SCLK 对(对于 DAC39J84_A、dclkout2_b 和 dclkout3_b 对于 DAC39J84_b、dclkout2_a、dclkout2_b 和 dclkout3_b 对于 DAC39J84_clkc_3 和 dclkout3_b) 或者对所有模块使用一个公共对(对于 DAC39J84_A、dclkout2_A 和 sdclkout3_A；对于 DAC39J84_b、dclkout2_A 和 dclkout3_A；对于 DAC39J84_c、dclkout2_A)、或者使用其他组合？

谢谢、祝您一切顺利、

Yilun

0 admin 3 年多前

TI__Guru**** 2513645 points

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您好、Yilun、请看下面我的评论。

[引用 userid="498005" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1169779/dac39j84-multi-dac-output-synchronization/4403508 #4403508"]LMK 器件时钟的±1 VCO 周期误差不确定(我有统计数据、80%是±0 VCO 周期误差、20%是±1 VCO 周期误差)、这可能意味着80% DAC 输出良好、20% DAC 输出被移位±1时钟。您在此处同意吗？[/引述]

正确、如果 VCO 周期误差不一致、则无法保证 DAC 输出在每个下电上电周期都会对齐或移位。

当然可以。我建议与我们的时钟团队一起创建一个新的线程、以便更快地获得有关此方面的支持。

[引用 userid="498005" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1169779/dac39j84-multi-dac-output-synchronization/4403508 #4403508"]当我在 FPGA 中实例化三个 JESD 模块(每个模块对应一个 DAC39J84)时，我应使用自己的 dclk 和 SCLK 对(dclkout2_a 和 dclkout3_a 对应 DAC39J84_a、dclkout2_a 和 dclkout2_dclkout3_a )，并使用 DAC39kclkc_clkc_clkout3_b 和 dclkout3_clkc=dclkc=dclkout2和 dclkout2和 dclkoutb[引用 dclkclk_clkout3_clk_clk

关于 FPGA 时钟、如果串行器/解串器连接到相邻的四通道上(通常情况下、MGT 时钟能够与上面和下面的四通道共享)、则只需将单个 MGT 时钟传递到 FPGA。在这种情况下、SYSREF 可能是公共的。

如果四通道不相邻、则必须为该特定四通道等传递第二个 MGT 时钟(和 SYSREF) 但是、假设 LMK 输出对齐、这不会导致问题。

如果使用 Xilinx FPGA、您可能有兴趣使用我们的 TI-JESD204-IP。

此致、Chase

数据转换器（参考译文帖）

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