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器件型号：ADC12DJ3200 通过扫描寄存器 TADJ_B_FG0 (0x081)、我能够看到 Fs/2–fin 杂散显著降低：
FS/4 +/- Fin 处的杂散似乎不受 Bx_TIME_y 寄存器变化的影响。 我可能会看到整个修整值范围内的5dB 变化、但减少一个杂散似乎会增加另一个杂散、这使我相信内核计时偏移不是这里的主要问题。 为了进行确认、我获取65536个交错样本并将它们除以4。 然后、我测量了每个去交错流(对应于4个 ADC 内核中的一个)上的增益、并对所有四个流进行缩放、使它们具有相同的增益。 这样可将 FS/4 +/-Fin 杂散降低~18dB。 我看不到任何调整 ADC12DJ3200内核增益的方法，我认为这是由前台校准调整的。 是这样吗？ 是否有某种方法可以调整内核 ADC 增益？
谢谢、
-Sean
