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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/778418/dac38j84-dac38j84-and-jesd204b
您好：
目前、系统时钟为156.25Mhz、 sysref 为1.953125Mhz、DAC38J84可接受'K'码并进行同步。然而、当系统时钟为160MHz、sysref 为2MHz 时、DAC38J84无法同步。
我想知道 DAC38j84的哪些配置需要修改。
答案。
您好！
这个问题比较广泛，我们只能提供一般性的指引。 我们建议您从寄存器100到108 (清除然后回读)读取警报、以便更好地进行澄清并缩小问题范围。
1、片上 PLL (如果使用)的参考时钟现在被改变。 因此、现在需要更改 PLL/VCO 调优代码以确保 PLL 被锁定。
2.串行器/解串器 PLL 也需要根据相应的 MPY 进行更改
3、SERDES 通道速率现在将发生相应更改、FPGA/ASIC JESD204B 通道未根据更改进行设置。
我假设使用了某种内插。 如果是、则最新的数据速率*插值=最终 DAC 速率超过 DAC 采样速率限制。
该列表仅用作一般调试指南。
－Kang
我看到的第一个问题是、DAC38J84只能支持高达1250MHz 的 DAC 输出速率。 要支持1280MHz、您必须升级到 DAC39j84。
我的下一个建议是使用 DAC38j84 GUI 的自动寄存器计算(设置)来设置 case1和 case2所需的寄存器。 然后、您可以比较这两种设置之间的寄存器差异。 请参阅随附的部分示例 capture.e2e.ti.com/.../DAC38J84E2E.pptx
您收到的错误也包含 FIFO 错误。 SERDES 接收器模块(工作在10位)和 DAC38J84内部的 JESD204B IP (工作在8位)之间有一个 FIFO。 您有 FIFO 错误这一事实表明 SERDES 输入速率与 JESD204B 速率不匹配。 某些时钟分频器(即寄存器设置)不正确、或者外部 SERDES 通道设置不正确。 必须在 FPGA 上调整外部串行器/解串器通道速率。 您的 SERDES 速率已从1562.5MBps 更改为1600MBps。 您可能必须在 FPGA 设计中重新调整 PLL 和 DLL 以适应速率变化。
