[参考译文] ADC3663：采样时钟(CLK)的时钟输入、Dclkin

您好 Ken、

CLK 和 DCLK 不必来自同一个源。 如果它们是从不同的源生成的、请确保源之间的基准被锁定。  

寄存器0x19的位7设置 FCLK 信号源。  如果该位为0、则 FCLK 由 ADC 生成。 如果该位为1、 则从 DDC 块生成 FCLK。 这些选项独立于 CLK 或 DCLK。 设置此位(0或1)将取决于 您计划在中运行的模式。 请参阅第61页上该寄存器详细说明中的数据表、以确定正确的设置。

与上述问题类似、FCLK 由 ADC 本身或 DDC 生成、具体取决于寄存器0x19的设置。  

4、由于 FCLK 不是 ADC 的输入、因此无法从 FCLK 生成 DCLKIN。 FCLK 由 ADC 本身或 DDC 生成(请参阅 功能方框图、数据表第28页)。 ADC3663需要外部 DCLKIN 输入。  

此致、Amy

Ken、关于您的问题：

[引用 userid="63308" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1173059/adc3663-clock-inputs-for-sample-clock-clk-dclkin/4416681 #4416681]1.  您能否共享由 ADC 本身 和 DDC 生成的 FCLK 机制？[/引述]

 不可以、我们无法共享此信息。

[引用 userid="63308" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1173059/adc3663-clock-inputs-for-sample-clock-clk-dclkin/4416681 #4416681"]2.About above #4、这是否意味着只有在采样时钟和 DCLKIN 同时存在时才能生成 Fclk？

该器件需要采样时钟和 DCLK、并且在没有两个时钟的情况下不会运行。 正如 Amy 提到的、这些时钟应共享一个通用基准、以便通过将通用晶体基准用于双路输出合成器或通过任何其他方式实现一致性或基准锁定。 FCLK 是根据采样时钟转换生成的、用于向处理器发送信号、指示 MSB 在输出数据流中的位置。 这就是我们在这里可以提供的所有信息。  

此致、Chase