[参考译文] ADS1291：ADS1291数据速率和 ECG 噪声

您好！

我是否可以询问您是否碰巧拥有/使用评估套件/评估板(EVM)？

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对于、"只使用 SCLK 引脚、 但是 SCLK 是 SPI 时钟、我知道它不涉及芯片时钟(对吗？)"

具体取决于您所说的"参与"是什么意思？ 一般而言、是的、但要满足 SCLK 有一些限制-例如

数据表第28页"SCLK 在寄存器读取或写入期间只能是 fCLK 速度的两倍、请参阅发送多字节命令部分。"

第41页、"对于单个器件、SCLK 所需的最小速度取决于通道数、分辨率位数和输出数据速率。  最小速度可通过公式9计算得出。"

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可通过将器件置于 RDATAC 模式或针对按需数据发出 RDATA 命令来完成数据检索。 上述 SCLK 速率限制适用于 RDATAC。 对于 RDATA 命令、如果必须在两个连续的 DRDY 信号之间读取数据、则该限制适用。 公式9假设在数据采集之间没有发出其他命令。 在寄存器读取和写入期间、SCLK 的速度只能是 fCLK 的两倍。 要实现更快的 SPI 接口、请使用 fCLK = 2.048MHz 并将 CLK_DIV 寄存器位(在 LOFF_STAT 寄存器中)设置为"1"。

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和第44页的图48。 稳定时间、  

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图48显示了时序图、表13显示了不同数据速率下的稳定时间。 稳定时间取决于 fCLK 和抽取率(由 CONFIG1寄存器中的 DR[2：0]位控制)。 有关作为 tMOD 函数的稳定时间、请参阅表10。

对于 CLK_DIV = 0、tMOD = 4 tCLK；对于 CLK_DIV = 1、tMOD = 16 tCLK。

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和第49页

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8.5.2.8 SDATAC：停止连续读取数据此操作码可取消连续读取数据模式。 对于该命令、SCLK 速率没有限制、但以下命令必须等待4个 tCLK 周期。

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8.5.2.10发送多字节命令

µs CLK 为512kHz、则 tSDECODE (4 tCLK)为7.8125 μ s。 当 SCLK 为16MHz 时、一个字节可在500ns 内传输。 该字节 µs 时间不符合 tSDECODE 规范；因此、必须插入延迟、以便第二个字节的末尾在7.3125 μ s 后到达。 µs SCLK 为1MHz、则在8 μ s 内传输一个字节。 由于这个传输时间超过了 tSDECODE 技术规格、处理器能够无延迟地发送后续字节。 在这种后续情况下、串行端口可编程为从每个周期的单字节传输移动到多个字节。

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第48页

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8.5.2.7 RDATAC：连续读取数据

停止连续读取数据命令可取消 RDATAC 模式。 如果器件处于 RDATAC 模式、则必须先发出 SDATAC 命令、然后才能向器件发送任何其他命令。 对于该命令、SCLK 速率没有限制。 但是、后续数据检索 SCLK 或 SDATAC 操作码命令应至少等待4个 tCLK 周期。 图52显示了 RDATAC 时序。 如图52所示、DRDY 脉冲周围有4个 tCLK 周期的禁止区域、无法在其中发出此命令。 要在发出 RDATAC 命令后从器件检索数据、请确保 START 引脚处于高电平或发出 START 命令。 图52显示了使用 RDATAC 命令的建议方法。 RDATAC 非常适合于数据记录器或记录器等应用、其中寄存器设置一次且不需要重新配置。

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因此、您可以看到 CLK 和 SCLK 不必相互依赖、但需要满足 SPI 正常工作的约束和限制；不确定这是否意味着您"参与"？

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对于"基本而言、您是否意味着内部时钟最高可支持128KHz？"

数据表、第9页、"内部振荡器时钟频率标称频率为512kHz"

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不确定您对"then、is the data rate value set by config1.DR2~DR0 applied？"的陈述或问题

但是、  
示例

CONFIG1 = 0x02 (500SPS)<-这是正确的；使用此设置时、罕见数据为每秒500个样本。

= 500Hz <-我不会将其称为500Hz、以避免与 ADC 使用的调制器频率混淆。

在30秒测量时获得15000数据<-如果您所参考的测量是指从 ADS 输出的数字化数据点、而不是 ADC 采样的数据量、这一点就很正确了。  

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"CLK_DIV 发挥什么作用。"？

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8.3.4.3 ADC Δ Σ 调制器 ADS1291、ADS1292和 ADS1292R 的 ΔΣ ΔΣ 都有一个24位 Δ Σ ADC。 该转换器使用针对低功耗应用进行优化的二阶调制器。 根据 CLK_DIV 位的决定、调制器以 FMod = fCLK/4或 fCLK/16的速率对输入信号进行采样

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调制器的时钟频率必须为128kHz、与外部时钟频率无关。 图32显示了外部时钟(fCLK)和调制器时钟(Fmod)之间的关系。 缺省运行模式为 fCLK = 512kHz。

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换言之、如果您使用内部时钟(即512kHz)而不使用外部时钟、则无需担心图32、并按照指令"fCLK = 512kHz 且设置 CLK_DIV = 0"进行操作

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我想现在要说的是、图上显示的内容还很早。

让我们确保上述内容清晰、并首先正确设置、然后尝试读取一些内部测试信号。

请问您是否能够正确读取"8.6.1.1 ID：ID 控制寄存器(出厂编程、只读)(地址= 00h)"？

您是否使用过或将使用任何 ECG 模拟器？

此外、您是否还将电路板上的 SPI 信号波形(假设)与评估套件/电路板(EVM)上的 SPI 信号波形进行了比较？  

谢谢