[参考译文] ADS5484：ADS5484

您好！

数据表中列出了 ADS5484的最小和最大采样率、从10Msps 到170Msps 不等。  因此采样时钟可以介于10MHz 至170MHz 之间。  名为 DRY 的数据时钟输出将与采样时钟频率完全相同。  16位采样数据以 DDR (双倍数据速率)方式在8个 LVDS 对上输出、如数据表图1所示。   输出时钟的上升沿将用于寄存采样的偶数位、而输出时钟的下降沿将用于寄存采样的奇数位。   因此、如果采样率为170MHz、则输出时钟也将为170MHz、但由于采样总线的 DDR 特性、承载数据的 LVDS 信号的数据速率将是340Mbps 时的两倍。    (请注意、输出时钟 DRY 源与数据转换同步。  这意味着接收数字总线的 FPGA 必须对 DRY 信号执行90度的延迟、然后才能用于在上升沿和下降沿锁存数据位。)

数据表列出了 LVDS 输出的最小和最大电压摆幅以及输入的最小要求。  LVDS 布线的长度取决于材料布线的损耗特性和质量、以及接收信号的器件的最低要求。  最大长度不能由 ADC 的规格提前确定。  它需要包括其他器件的规格以及之间信号的几何形状和材料。    以及数据速率-您选择的时钟速率运行得越慢、迹线可能越长。  看到是很常见的

此致、

Richard P.