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[参考译文] DAC5681Z：即使数据时钟被移除、DAC 仍能产生较旧的采样输出吗？

admin
Guru**** 2382480 points
Other Parts Discussed in Thread: DAC5681Z
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/611288/dac5681z-is-dac-still-able-to-produce-older-sample-output-even-if-data-clock-is-removed

器件型号：DAC5681Z

您好！

我已经将 dac5681z 与 FPGA 相连接、并遇到了如下情况：

当我尝试生成只有4个样本的250MHz 波形并观察它的到来时，如果我移除数据时，我仍然得到该波形。

DAC 中的8个样本 FIFO 是否正在存储样本？

提前感谢您。

  • 0
    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好 Yogesh、

    是的、您回答正确。 使用 DATACLK 将数据加载到 FIFO 中。 但即使在 DATACLK 被移除后、采样也将保持在 FIFO 中、直到 FIFO 中的数据被零或其他一些数据所取代。 但 FIFO 读取/输出时钟来自 DACCLK、因此 DAC 的输出将随 FIFO 中的样本不断更新。 因此、即使 DATACLK 被移除、您的仍能看到输出信号。

    此致、
    Neeraj
  • 0
    TI__Guru**** 2382480 points
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    感谢您的回复。