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器件型号：ADS42LB69 主题中讨论的其他器件： LMK00308
尊敬的先生/女士：
我设计了一个8通道数字接收器、即4个 ADS42LB69 (双通道 ADC)连接到 Kintex-7 FPGA (Xilinx)。 ADC 以160MHz 的采样频率、输入-70MHz (脉冲调制)在 QDR 模式下运行。
一个公共时钟被馈送到时钟缓冲器- LMK00308、并且输出被用于对 ADC 进行采样。 履带长度与容差小于5mil 匹配。 FPGA 中接收的高速 QDR 数字数据通过 IDelay 控制器(固定延迟)传递、然后转换为并行字(测试模式用于验证字的形成)。 从不同通道接收到的数据将以各自的帧时钟馈送到 FIFO (8个独立的 FIFO)的输入端、并以通用时钟从所有 FIFO 中读取。
即使在每次上电后、观察到2个通道(不同 ADC 通道)的输出数据仍具有固定相位、观察到其余 ADC 通道在每次上电后具有相对不同的通道间延迟。 有时 会观察到 ADC 输出之间的延迟从2个样本到20个样本(每个周期160MHz =>6.25ns *20个样本)不等。
通道间的这种不一致行为即将进入我们的应用程序。 请查找随附的 ADC 部分原理图、并为我们提供解决此问题的最佳解决方案。
此致、
Arunkumar Jadhav
+91-8277606706
