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器件型号：ADS52J90 尊敬的：
我们打算使用 ADS52J90对定制 CMOS 图像传感器(CIS)的模拟输出进行采样。 根据像素速率(每通道高达100Mpix/s)、传感器的 SNR 与 ADC ENOB 完全匹配、这使得该 ADC 成为我们应用的理想选择。 但是、数据表给我们留下了一些问题：
- CIS 模拟输出将类似于方波输出。 这意味着、对于每个像素、在输出阶跃处稳定至不同的值。 因此、ADC 的输入带宽应是像素速率的倍数。 数据表的“建议运行条件”部分列出了 Fin = 0至70MHz。 有关 “模拟输入采样网络”的章节表明输入带宽要高得多。 那么、我们的问题：实际输入带宽是多少？ 它是否与采样率非常相关？
- 此外，跟踪保持操作不清除：
- 当查看类似的 ADC 时、其中一些 ADC 仅允许 在一半的采样时钟周期内进行模拟跟踪。 显然、这也会影响输入带宽要求。 数据表中提到奇/偶采样。 这是否意味着跟踪窗口是一个完整的采样时钟周期？ 数据表中报告了孔径延迟、但未清除孔径开度...
- 与上述内容相关：模拟输出何时可以开始变化、又称为转换到下一个像素值？ 这定义了采样时钟和 CIS 像素时钟之间的相位延迟。 数据表中的图58将 TX 描绘为采样时钟的下降沿、即跟踪结束。 假设后一个时钟和外部系统时钟之间的距离是孔径延迟吗？ 除了 CIS 内部传播延迟之外、这是否是唯一需要考虑的 ADC 相关延迟？
此致、
Joel Neys
