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器件型号：DAC8551 主题中讨论的其他器件：DAC8560、
您好！
让我确认 一下 DAC8551和 DAC8560的串行接口规格。
/SYNC 下降边沿到 SCLK 上升边沿在数据表中被定义为0ns (最小值)。
但 MAX 值不可用。
如果/SYNC 下降到 SCLK 下降沿、如下图所示、DIN 首先在 A、B 或 C 上采样哪个时序？
此致、
OBA
您好！
感谢您的回答。
我了解了/SYNC 下降边沿到 SCLK 下降边沿的情况。 不建议这样做。
但我仍然认为/SYNC 到 SCLK 上升沿时序需要 MAX。
因为实际上几乎不可能在与 SCLK 上升时序完全相同的时序下降/同步、这意味着完全为0时间延迟。
它们之间应该有一些延迟。
由于其最小值被定义为0、为了在 SCLK 下降一个点时锁存 DB23、在下图中、SYNC 必须与 SCLK 上升沿(点 X)同时下降。
但是，如果 SYNC 在 SlCK 上升(X 点)之前下降得太多，则第一个数据锁存时序可以更改为。 这可能是问题。
因此、我认为我们需要定义时序范围、如下图所示。 因此、我认为 MAX 绝对是必需的。
此致、
OBA
您好、Oba、
必须注意的是、所述 DAC 根本不需要初始上升沿。 该器件仅关心第一个下降沿。 我们在图中显示、当 SYNC 线路变为低电平时、时钟甚至可以为高电平。
我用红色突出显示了该行为。 最重要的是数据设置时间被强制(T5)、这意味着该位的 DIN 值需要在 SCLK 的下降沿之前设置。
这里是我在 DAC8560上收集的一些数据、显示了 SCLK 在 SYNC 下降边沿之前的一段较长的时间内为低电平和高电平状态。 在这两种情况下、数据均已正确锁存。
尊敬的 Paul：
感谢您的回复。
我认为 T2也是不够的。
您能看到下图吗？ 这是我的图像。
我知道至少在第1个数据锁存时序(1)时、SYNC 必须在 SCLK 下降沿之前下降13nsec (=T2)。
但它应该具有一些范围、如下图所示。
如果 SYNC 处于该范围内、则第1个数据锁存时序肯定为(1)。
如果 SYNC 在该范围之后下降、第1个数据锁存时序可被移入(2)。
如果 SYNC 在该范围之前下降、第一个数据锁存时序可被移入(3)。
我认为需要此图中的最大值来确保第一个数据锁存时序。
此致、
OBA
您好、Oba-San、
从时序角度来看、没有最大值。 大多数 SPI 器件是左对齐的、在这种情况下、SCLK 的第一个下降沿应该锁存24位数据寄存器的中的最高有效位。 前24个下降时钟边沿将锁存24位数据。 如果在 SYNC 的下降边沿之后出现一个错误的额外时钟边沿、而该边沿与用户的最高有效数据位不一致、DIN 总线上的值将被锁存。 PDS 的编程部分介绍了这种左对齐行为。
我们还在时序图的第一个下降沿显示"1"、以指示器件将锁存的第一个边沿。 如果条件3发生、时序图仍然有效、但"1"边沿现在将是从 DO 进入同步帧到条件3的新时钟边沿。
从时序角度来看、SYNC 的下降边沿和 SCLK 的第一个下降边沿之间没有最大值。 下面我绘制了一个图表、显示了时序的最小值和最大值(缺少)、但有一个警告：SCLK 的第一个下降边沿与第一个数据位对齐。
总之、不能存在时序最大值、而是功能要求所需数据与 SCLK 的第一个下降沿对齐。 该要求通过 SPI 接口说明和时序图中第一个时钟边沿的符号来传达。 我可以看到条件3这种情况在客户系统中是如何发生的、但该器件无法识别用户希望作为 MSB 的下降沿。 因此、我们必须强制要求 SPI 主器件正确对齐同步边沿。
为了澄清、您的客户是否遇到了 TI MCU 之一的此计时问题？ 也许我们可以在 EP 团队中循环讨论如何修改固件、以确保不存在额外的边沿。
谢谢、
Paul
您好、Oba、
该器件没有连续 SCLK 问题。 客户只能确保 DIN 上的最高有效位在 SYNC 下降边沿之后的 SCLK 的第一个下降边沿之前被设置。
下面、我绘制了3个有效案例、显示了在同步下降沿之后 SCLK 下降沿可能发生的位置。
