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[参考译文] ADS4149：有关 ADS5474和交错的问题

admin
Guru**** 2382350 points
Other Parts Discussed in Thread: ADS54J40, ADS54J40EVM, ADS54J60, ADS41B49, ADS4149, LMK04821, LMK04208, LMK04828
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/736510/ads4149-questions-regarding-ads5474-and-interleaving

器件型号：ADS4149
主题中讨论的其他部件：ADS54J40、 ADS54J40EVM、 ADS54J60、 ADS41B49、 LMK04821、 LMK04208、 LMK04828

尊敬的专家：

我的客户正在考虑采用14至16位和1Gsps 的系统。

如果您能提供建议、我将不胜感激。

--

由于基板的生产存在限制、因此需要实现并联 ADC。

我想使用 SLAU247这样的 Interleave、是否有任何符合上述条件的参考设计？

为了实现1GSPS、我认为将使用四个250MSPS 器件。

我希望您将其与模数转换器一起提出。

--

感谢您提前提供的出色帮助。

此致、

新一

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    TI__Guru**** 2382350 points
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    你好，Shinichi
    我想获得更多信息、以帮助提供最佳答案。
    客户需要数字化的最大信号频率是多少？
    信号中的直流信息是否重要、或者信号到转换器的路径是否可以进行交流耦合？ 如果交流耦合可接受、所需的最低频率是多少？
    此致、
    Jim B
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    TI__Guru**** 2382350 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Jim、

    感谢你的答复。

    我确认了客户。

    请看下面。

    --

    (1)最大频率为235MHz。
    我想采样1Gsps。

    (2)我想使用交流耦合、最小频率为100kHz。
    系统最低频率为400kHz。

    --
    我期待您的推荐设计能满足您的需求。

    感谢您的帮助。

    此致、
    新一
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    TI__Guru**** 2382350 points
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    你好，Shinichi
    客户可以使用具有 LVDS 接口的4个14位250MSPS ADC 转换器实施解决方案(不建议在250MSPS 下使用 CMOS 接口)。 从所有转换器接收数据信号需要大量 FPGA I/O、但可以完成。 时钟解决方案将需要生成4个同步 ADC 时钟、这些时钟在时序上偏移、以实现1GSPS 的组合采样率。
    借助此解决方案、客户将需要开发或购买技术来补偿4个交错转换器之间的偏移、增益和采样时序不匹配所产生的杂散。
    更简单的方法是使用 ADS54J60或 ADS54J40 ADC 等器件、这是一种以1GSPS 采样的双路16或14位 ADC。 在这种情况下、I/O 是高速串行 JESD204B、以更高的数据速率运行的数据对更少。 由于时钟嵌入在每个串行流中、因此采用这种技术通常可以更轻松地进行电路板布局。 在这种方法中、客户不必补偿交错毛刺。 ADS54J40产品文件夹和 ADS54J40EVM 工具文件夹包含指向数据表、用户指南和硬件设计文件的链接。
    他们是否有任何方法可以使用第二种方法？ 我认为、与交错校正的挑战相比、实现这一目标会更容易。
    我希望这对您有所帮助。
    此致、
    Jim B
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    TI__Guru**** 2382350 points
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    您好、Jim、

    感谢你的答复。

    目前、客户对4ADC 解决方案非常感兴趣。

    他有一些问题应该解决，但他却试图解决。

    JESD204B 是一种简单的解决方案、但他的公司无法采用这种解决方案。

    他提到 JESD204B 具有非常高的数据速率(Gbps 顺序)、使用 PWB 生成器无法生成数据速率。

    我一直在推出采用 JESD204B 的产品、但这次客户将使用4ADC 解决方案进行原型设计。

    您能否提供具有周围电路的4ADC 参考电路。

    感谢您的大力帮助与合作。

    此致、
    新一
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    TI__Guru**** 2382350 points
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    你好，Shinichi
    明白。 我将使用一个方框图来说明设计中需要包含的主要特性。
    客户是否有针对此设计的任何特定 FPGA 品牌或器件型号？
    此致、
    Jim B
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    TI__Guru**** 2382350 points
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    你好，Shinichi

    这是我为客户推荐的配置。 我强烈建议使用 ADS41B49 (缓冲输入)而不是 ADS4149 (非缓冲输入)。 ADS4149的非缓冲输入将采样噪声注入回驱动电路。 如果4个 ADC 尝试对同一输入信号进行采样、则该采样噪声的相互作用会显著降低性能。  

    我希望这对您有所帮助。

    此致、

    Jim B

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    TI__Guru**** 2382350 points
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    您好、Jim、

    感谢你的答复。

    我将与客户分享您的建议。

    如果他还有其他问题、我会再次咨询您。

    此外、他还想使用 Xillinx FPGA、但尚未决定器件型号。

    感谢您的大力帮助和持续支持。

    此致、
    新一
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    TI__Guru**** 2382350 points
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    您好、Jim、

    我已将您的建议发送给客户、他有两个问题。

    如果您能提供建议、我将不胜感激。

    --
    1. LMK04208和 LMK04821如何在250MHz 时立即产生90至270度的相位差？

    这些器件具有许多延迟功能、我不确定应该使用哪种寄存器。

    您能否告知您90度相移的实现精度？

    关于杂散
    正如您之前提到的"在该解决方案中、四个交错
    我们需要开发一种技术来补偿由转换器之间的偏移、增益和采样时序不匹配所导致的杂散。 "

    情况
    至于偏移/增益、将出现一个调整方法计划、但对于采样时序、我只能考虑如何通过随机排列每个 ADC 的输入来减少杂散。
    但是、由于这种方法也需要高速切换、因此不清楚是否有相应的器件、因此我不确定是否可以使用。

    如果您能就此器件向我们提供更多建议、我们将不胜感激。

    感谢您的帮助。

    此致、
    新一
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    TI__Guru**** 2382350 points
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    你好，Shinichi

    关于第1点。
    对于 LMK04208或 LMK04828、VCO 将配置为以3000MHz 运行。 (输入基准频率为100MHz 的30倍)
    为了为每个 ADC 生成250MHz、输出分频器将设置为12。 数字延迟功能允许输出在 VCO 周期的半步长或全步长内延迟、因此使用这种方法、不同的 ADC 时钟输出可以通过以下步骤数来延迟：
    ADC 1 -无延迟
    ADC 2 - 3个 VCO 周期
    ADC 3 - 6个 VCO 周期(或极性反转、无延迟)
    ADC 4 - 9个 VCO 周期(或具有3个 VCO 周期延迟的反极性)

    用于第2点。
    为了优化交错时序、可使用 LMK04208器件中的25ps 模拟延迟步长来完成额外的延迟微调。 要进行调优、必须施加输入测试信号、然后调整 ADC 时序、以最大限度地减少时序相关的交错杂散或微调数字化信号之间测量的相位偏移。
    理论上可以使用随机生成、但正如您所说的、这在板级解决方案中不是很容易实现的。

    我希望这对您有所帮助。

    此致、
    Jim B
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    您好、Jim、

    感谢你的答复。

    我了解客户的要求是通过数字延迟和模拟延迟的组合来实现的。

    我将与客户分享这一建议。

    感谢您的帮助。

    此致、

    新一  

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    您好、Jim、

    客户不断对交错采样进行调味、并提出请求。

    如果您能提供建议、我将不胜感激。

    --

    您是否有用于交错的控制 IP？

    我找到了 SP 器件提供的一个 IP、它还包括延迟控制、这很有用。

    但它仅适用于 Teledyne。

    我找不到其他供应商。

    如果您知道另一家供应商、您能否告知您、或者您有原始计划、您能否提供？

    开发控制交错 ADC 程序需要很多时间、我想通过使用完整的 IP 来节省时间。

    --

    感谢您的帮助。

    此致、

    新一

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    你好，Shinichi

    TI 没有任何交错 IP 可优化多个转换器的采样时序、增益或偏移。

    最简单的方法是借助可应用于所有4个转换器的已知测试信号。

    基本校准过程将类似于以下步骤：

    1. 在测试信号关闭的情况下、调整每个 ADC 的偏移以匹配所有4个转换器的 ADC 输出代码。
    2. 在测试信号开启的情况下、调整每个 ADC 的增益以匹配所有4个转换器的 ADC 最小/最大输出代码。
    3. 在测试信号关闭的情况下、重新调整每个 ADC 的偏移、以匹配所有4个转换器的 ADC 输出代码。
    4. 在测试信号开启的情况下、重新调整每个 ADC 的增益以匹配所有4个转换器的 ADC 最小/最大输出代码。
    5. 在测试信号开启的情况下、微调采样时序以最大限度地减少 FS/2-Fin、FS/4+Fin 和 FS/4-Fin 处的杂散

    此致、

    Jim B

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    TI__Guru**** 2382350 points
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    您好、Jim、

    感谢您的回复和建议。

    如果您知道除 SP 器件之外的供应商、您能告诉我吗？

    感谢您的帮助。

    此致、

    新一

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    你好，Shinichi
    除了 SP 器件之外、我没有发现任何供应商提供此类 IP 以供系统级使用。
    此致、
    Jim B
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    您好、Jim、

    感谢你的答复。

    我知道除了 SP 器件之外、没有任何供应商能够满足客户的需求。

    我将 与客户分享。

    此致、

    新一