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[参考译文] ADC12DJ3200：ADC 和 Xilinx FPGA 之间的 SYNC 信号不稳定

admin
Guru**** 2782485 points

Other Parts Discussed in Thread: ADC12DJ3200

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/740475/adc12dj3200-the-sync-signal-between-adc-and-xilinx-fpga-not-stable

器件型号：ADC12DJ3200

我使用 ADC12DJ3200、采样率为2GSPS、JMODE7、参考频率为3.125MHz，线速率为5Gbps。现在我遇到问题、ADC 和 FPGA 之间的 SYNC 信号不稳定。 同步信号通常 会下降到低电平、并且会自我设计。有效信号通常也会下降到低电平。 请给我一些帮助。 水箱！

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    TI__Guru**** 2782485 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好，junsha

    您是否使用 FPGA 供应商提供的 JESD204 IP 内核？

    此设计是基于此处的 Xilinx 还是 Altera 示例固件？ 在软件标题部分下向下查看页面。

    通常、接收到的数据中的某些错误会导致 SYNC 被置为有效。 在发出 SYNC 信号之前、RX IP 会报告哪些错误？

    此致、

    Jim B

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    TI__Guru**** 2782485 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你好，junsha
    您是否在这方面取得了任何进展、以便在您不希望同步发生时确定 FPGA 为何要将其置为有效和取消置为有效？
    请确认问题是否已解决。
    此致、
    Jim B