我有一个定制 PCB、其中 ADC32RF45连接到 Xilinx Kintex UltraScale。 我在 FPGA 中通过 JESD 链路收到的样本中看到错误。 我正在寻找 TI 的支持来帮助我调试这个问题。
我正在上传两个文件。 PDF 中包含我遇到的问题的详细说明。 shell 脚本包含我的 ADC 配置。
谢谢你。
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我有一个定制 PCB、其中 ADC32RF45连接到 Xilinx Kintex UltraScale。 我在 FPGA 中通过 JESD 链路收到的样本中看到错误。 我正在寻找 TI 的支持来帮助我调试这个问题。
我正在上传两个文件。 PDF 中包含我遇到的问题的详细说明。 shell 脚本包含我的 ADC 配置。
谢谢你。
e2e.ti.com/.../12bit_5F00_ramp_5F00_82820_5F00_mode_5F00_register_5F00_settings.cfgShawn、
使用我们使用 Altera Arria V 器件的硬件、在使用您的设置时无法重现此问题。 默认情况下、我们的 ADC GUI 将去加重设置为-6.2dB。 我将 ADC 配置为斜坡模式、并附加了 ADC 在此测试期间使用的配置文件。
您是否尝试使用不需要太多小数点的不同频率、例如2600MHz 或2500MHz? 您是否尝试降低 SerDes 通道速率以查看其是否有用?
此致、
Jim