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[参考译文] ADC32RF45:Xilinx JESD 内核接收到的样本中的位错误

Guru**** 2535750 points
Other Parts Discussed in Thread: ADC32RF45

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/755080/adc32rf45-bit-errors-in-samples-received-by-xilinx-jesd-core

器件型号:ADC32RF45

我有一个定制 PCB、其中 ADC32RF45连接到 Xilinx Kintex UltraScale。  我在 FPGA 中通过 JESD 链路收到的样本中看到错误。  我正在寻找 TI 的支持来帮助我调试这个问题。

我正在上传两个文件。  PDF 中包含我遇到的问题的详细说明。  shell 脚本包含我的 ADC 配置。

谢谢你。

e2e.ti.com/.../adc_5F00_issue.pdf

e2e.ti.com/.../ti_2D00_adc32rf45_2D00_init.txt

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    肖恩、

    我们已将您的问题转发给设备专家、他们应尽快与您联系。

    优素福
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    谢谢你。
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    e2e.ti.com/.../12bit_5F00_ramp_5F00_82820_5F00_mode_5F00_register_5F00_settings.cfgShawn、

    使用我们使用 Altera Arria V 器件的硬件、在使用您的设置时无法重现此问题。 默认情况下、我们的 ADC GUI 将去加重设置为-6.2dB。 我将 ADC 配置为斜坡模式、并附加了 ADC 在此测试期间使用的配置文件。

    您是否尝试使用不需要太多小数点的不同频率、例如2600MHz 或2500MHz? 您是否尝试降低 SerDes 通道速率以查看其是否有用?  

    此致、

    Jim

     

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    Jim、

    我今天能够解决我的问题。  我的 FPGA JESD 时钟合成器的目标输出频率未设置为具有足够精度的正确频率。  我现在已启动并正在运行、ADC 斜坡信号中没有位错误。   

    谢谢、Shawn