[参考译文] ADS7883：ADS7883数据表与开发板上的性能不匹配

Zvi 您好！

您记录的波形绝对不是预期的。

您能否使用示波器和逻辑分析仪捕获/CS、SCLK、SDO 的波形？ 可能存在大量噪声或缓慢上升和下降时间、这些噪声违反了时序规格。

此致、
Keith N.
精密 ADC 应用

Zvi 您好！

您使用的 Vdd 是什么？

在正常运行模式下、器件应在具有片选下降沿的 SDO 上输出0。 这是一个很好的指示器、用于指示结果是否处于良好的工作状态、如果 CS 下降沿的第一个零点未出现、那么您马上就知道某项操作不正常。 您的 SDO 结果看起来不一致、调试问题的最佳方法是使用直流已知输入、这样您就知道您的输出应该是什么。
2.你的理解是正确的，最后两个位也应该为零。 从外观来看、我怀疑由于标记1712和1728之间的结束位缩短而导致出现时序错误。 可以接受第一个输出位被缩短、但后面的所有位应该是相同的长度。 从您的图像中可以看到、在整个位计时结束之前、某个器件会驱动 SDO、从而使其变得很短。
3.您在正确的路径上，这个缩短的位很好地指示某件事情没有正常运行。

我建议使用已知的直流输入进行调试、这样您就知道您的输出是什么、并确保器件处于正常工作模式。 我还会仔细检查您的时序、以确保时钟频率和 CS 频率正确且处于器件的工作条件内。 从您的图像中可以看到、SCLK 脉冲几乎不是等效的、尽管并未明确说明、但请确保 SCLK 高脉冲=低脉冲。 还要确保没有其他任何东西驱动您的输出线路。


此致
Cynthia

• Vdd=5V。

• 我的电路板中的 SCLK siganl 不是50%占空比。

           我将根据建议将 SCLK 占空比更改为50%。

• 将直流值用作 ADS7883的输入、以确认 ADS7883的不同读数之间的一致性：我将尝试它。
  

此致

兹维

您好！
蜂槽是如何实现的？ 您是否能够找到问题的根源？