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[参考译文] ADS8326:有关 ADS8326时序规格的问题

Guru**** 646230 points
Other Parts Discussed in Thread: ADS8326
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/735353/ads8326-question-about-timing-spec-of-ads8326

器件型号:ADS8326

尊敬的专家:

我的客户正在考虑使用 ADS8326、对计时规格有疑问。

如果您能提供建议、我将不胜感激。

--

请看图并回答这些问题。

(1)是否可以扩展时钟?

(2)最短 CS 高电平时间是多少?

--

感谢您提前提供的出色帮助。

此致、

新一

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    您好、Shinichi、

    我需要调查一下我们是否可以获得一些准确的数字、但这可能会有所帮助。

     DCLOCK 可低至24kHz、因此 CS 变为低电平与本例中的第一个时钟上升沿之间的延迟 为~1/fs 或41.5uS。  数据表仅指定了最短设置时间、海啸为20ns、无最大值。

    2. 假设最大时钟速率为6MHz,最短周期时间为4uS,则在这种情况下 CS 处于高电平的最大值为4uS-22*167nS = 333nS。

    客户可能希望考虑 使用 ADS8864。  它是一款类似的器件、但具有更灵活的数字接口。

    此致、

    Keith N.

    精密 ADC 应用

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    您好、Keith、

    感谢你的答复。

    我将与客户分享您的建议。

    如果他还有其他问题、我将向您咨询。

    感谢您的帮助。

    此致、
    新一
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    您好、Keith、

    我已将您的答案发送给客户、他还有其他问题。

    我想知道您是否可以提供建议。

    --

    我想知道333ns 的详细信息。

    我想到的是 ADS8326。

    (1)是否有用于检测 ADS8326内的 DCLK 的时钟发生器?

    如果是这样、它将运行双倍(至少12MHz)并使用它来检测 CS 边沿。
    在这种情况下、设置和保持时间为83ns (=1/12MHz)或166ns (=1/6MHz)、对吗?

    (2)还是器件直接使用 DCLK?
    如前所述、从4us (1/250ksps)减去22 DCLK 所得的值将变为333ns、
    但实际的 CS 逻辑可能能够在更早的时间运行。
    例如1个 CLK。

    --

    感谢您的帮助。

    此致、
    新一
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    您好、Shinichi、

    (1) ADS8326中没有内部时钟;从采样到转换的整个操作直接由 DCLOCK 决定。 ADS8326的内部状态机在 CS 的下降沿复位、然后 DCLOCK 的每个下降沿用于采样和转换算法、并将结果呈现到 DOUT。
    (2)对于250kHz 和6MHz DCLOCK 的最大采样频率、CS 必须处于低电平的最短时间为22*166.67ns = 3.667uS。 您可以在4us 后启动另一个转换、这会使 CS 在最高333nS 时保持高电平。 只要您的代码在333nS 或更高的时间内保持 CS 高电平、您就不会遇到任何 CS 高电平计时问题。 CS 高电平的时序可能较低、可能为1 DCLOCK 或更低、但我仍在尝试确定确切的数字。

    此致、Keith
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    您好、Keith、

    感谢你的答复。

    我知道 ADS8326直接使用 DCLOCK。

    解决方案您确认最小化 CS 高电平时间的确切数量。

    我认为这对客户来说是非常有用的信息、因为他希望  在采样时扩展 DCLOCK、 并在转换时使时钟更快。

     在这种情况下、CS 时间 会影响总采样时间。

    感谢您的帮助、期待您的建议。

    此致、

    新一  

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    您好、Shinichi、

    CS 高电平时间应至少为1个 DCLOCK 周期。 在6MHz 的最大 DCLOCK 下、这将是166.7nS。

    此致、Keith N.
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    您好、Keith、

    感谢你的答复。

    我将与客户分享您的信息。

    感谢您的帮助和耐心。

    此致、
    新一