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器件型号：ADS54J66 主题中讨论的其他器件： ADS54J64
我要求确认 ADS54J66数据表表中表13中给出的 LMF = 484 (模式0)对应的 JESD 模式和 JESD PLL 模式为40倍。
这就是我可以从 ADS54J66数据表中解释的内容。
所有内部时钟均以直接驱动 ADC 作为采样时钟的 CLIN 为基准。
时钟分频器是 CLKIN 在 SERDES PLL 之前或嵌入 SERDES PLL 之前的分频(未在方框图中显示)。
时钟分频器可以设置为2分频或4分频(寄存器53、位7)
SERDES PLL 提供10倍或20倍 乘(方框图中未显示40倍模式)。 可能是因为2分频或4分频位于 SERDES PLL 块内、我猜是不是？
对于模式0 (LMF = 484、情况)、CLKIN 频率最大值= 500MHz。 在这种情况下、SERDES 位速率为10Gbps。
PLL 模式= 40x。 40x 是否被解释为 CLKIN/2速率与 SERDES 位速率的乘法？
这种解释是否正确？ 我只想了解 JESD 模式和 JESD PLL 模式下的40x 模式定义。
实际的 JESD PLL 定义似乎是经过2分频的20倍模式。 40x 模式在内部具体提供了什么？
谢谢、
Troy Robinson
