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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/676295/dac38rf84-jesd204b-subclass0
您好！
我们仅为应用使用一个 DAC 和一个 FPGA， 速度通道约为4.6Gbps (* 4)
我们正在研究使用低于0的 DAC38RF84的可能性。
数据表显示"已实现某些功能以支持子类0操作"
您能否提供有关此子类中不可用功能的更多详细信息？
如果限制意味着、我们可以在该模式下使用什么更高的速度？
此致
您好、Jim、
有关 JESD204B 子类0主题的任何新闻、请参阅。
F、
该器件应像在子类1中一样在子类0中工作。 您的目标采样率是多少？ 由于子类0操作的性质、由于同步信号需要满足设置和保持时序要求、因此不建议使用子类0或2、其采样时钟大于 JESD204B 标准规定的500Msps。
此致、
Jim
我们正在考虑使用500Msps 的有效基带输入速率和6000MHz 的 DAC 时钟频率。
谢谢
该器件需要 SYSREF 来复位内部时钟。 您可以生成 SYSREF 的软件版本、但如果使用外部时钟模式、则仅在高达1GHz 的时钟速率下工作。 但是、如果您使用 DAC PLL、它将在6GHz 下工作。 您需要写入某些寄存器才能生成此信号。
