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器件型号：ADS1248 塞缪尔
首先、我将发布您的文档中转录的问题：
尊敬的先生：
在我们的应用中使用 ADS1248IPWR 时、我们无法合理解释混叠。 我们的外部模拟滤波器和电路如下所示。
图1. 外部模拟滤波器和电路
和
但是、当我们通过32K、64K、96K、128K…800K（400mvpp）的信号发生器添加噪声信号时。 ℃的是温度随流量变化的情况。(PS：ADS1248工作@20SPS、16增益和 S 型 TC @800 μ H)
图2. 温度波动
根据信号衰减、噪声@64KHz 和128KHz 的振幅比@32KHz 小得多、但它们具有更大的温度波动。 @64K、它具有0.33mV 的电压变化。
我的问题是：
ADS1248内是否有任何字符会导致此问题？ 是否有任何合理的解释说明问题？
塞缪尔
额外的噪声肯定来自您注入到输入中的交流噪声。 然而、除了一些适度的抗混叠滤波外、数字滤波器将不会帮助以您使用的频率进行滤波。 与所有 Δ-Σ ADC 一样、该器件以更高的频率对输入进行采样、以获得更低的数据速率。 ADC 采样频率为调制器速率。
在 ADS1248中、器件的调制器速率随数据速率而变化。 您可以在下表中看到它：
数据速率为20SPS 时、ADS1248的正常频率响应如下所示：
但是、该模式以调制器频率的倍数进行自我复制。 我没有 ADS1248的确切图、但它看起来是这样的：
因此、在每个调制器频率的倍数处、输入的传递函数为1。 这意味着不会拒绝处于调制器速率倍数处的频率。 在这种情况下、您完全依赖模拟抗混叠滤波来实现这种抑制。 您的许多测试频率、32kHz、64kHz、96kHz 和128kHz 都是调制器频率的倍数。
通常、由于模拟 RC 滤波、我本来希望噪声在每次变化倍数时线性下降。 但是、二极管和前端的开关可能会引入一些非线性 此外、我不确定您与32kHz 的精确倍数有多接近、因此响应可能会有一些变化。 我还会检查不是调制器速率倍数的输入频率。
吴约瑟
塞缪尔
根据数字滤波器的设计和数据速率、ADS1248调制器时钟确实以32kHz 的频率运行。 数据表中的表格是正确的。
不过、我想指出、数字滤波器达到滤波器的相对峰值或陷波不需要对源频率进行太大的更改。 下面是第一个调制器频率复制图。 它显示了数字滤波器在32kHz±200Hz 左右的频率响应。 再次强调、我绘制此图只是为了说明调制器频率下的复制。
在这里、我假设振荡器时钟恰好为4.096MHz、如果噪声信号为32kHz、那么数字滤波器无法对其进行滤波、我们依赖于前端的 RC 滤波 如果输入噪声频率关闭50Hz、则抑制会额外下降70dB。 输入频率变化0.16%会对噪声抑制产生较大的影响。
请注意、该滤波器响应以调制器时钟频率的倍数复制、并且到陷波的偏差保持不变。 在较高的频率下、到陷波的百分比变化甚至更小。
此外、如果您使用内部振荡器、则相对时钟频率会有一些变化。 数字滤波器将随此内部振荡器误差而变化。 查看电气特性表、内部振荡器的变化量可达±5%。 在这种情况下、您可能会看到噪声、也可能不会看到噪声、具体取决于内部振荡器的变化。
无论如何、我会通过对噪声频率进行细微更改来检查结果、并查看噪声抑制是否变化。
吴约瑟
塞缪尔
我使用不同的高频输入进行了测量。 在描述我发现的问题之前、我确实对我看到的问题有一些评论。
如果 PGA 增益较大、则输入必须较小。 如果两个输入都较大且 PGA 处于高增益状态、则 PGA 将超出范围。 PGA 的输出肯定不再是正弦波、数字滤波器将无法像抑制特定频率一样抑制输入。 如果 PGA 超出范围、则可能存在其他非线性效应。 过载恢复可能需要额外的时间才能从任一电源轨输出。 进出正电源轨或负电源轨时、这种恢复可能不对称。 此外、随着输入信号频率的增加、放大器可能会受到压摆限制。 更高频率的输入可能需要更小、才能保持在线性运算的 PGA 范围内。 重点是、即使您有输入正弦波、如果您希望数字滤波器抑制输入信号、PGA 也必须能够输出正弦波。
此外、当您在高频输入中进行耦合时、它必须具有直流偏置电压。 即使使用隔直电容器、决定输入频率直流工作点的唯一因素是输入电路上的泄漏电流。 在没有偏置的情况下、输入正弦波可能具有异常偏置点、该偏置点可能不在 PGA 的工作范围内。 在我进行的测量中、我对正弦波使用了信号发生器、但我还使用 VBIAS 输入将输入设置为 AVDD 和 AVSS 之间的中点。
无论如何、如果输入的输入信号以纯正弦波启动、则可能会产生非线性效应、从而导致输入从 PGA 出来、从而限制数字滤波器抑制信号的能力。
回到我执行的测试、我将 ADC 设置为20SPS、数据速率为 PGA 增益为16。 我输入器件的输入限制为100mVpp。 我从直流耦合电容器开始、但最后、这似乎是不必要的、我能够直接驱动信号。 我使用了 ADS12
我还检查了设计。 调制器以32kHz 的频率运行、并通过设计审查和基于滤波器长度和数据速率的数字来确认这一点。 但是、输入信号在32kHz 频率下进行双采样。 但这对频率响应的影响应最小。 在调制器时钟的正负边沿上完成的双采样输入以及以相同极性将电荷集成到调制器中。 由于非重叠采样时钟的延迟较小、频率响应可能会有一些微小的变化、但这种变化应该很小。
我使用 ADS1248EVM 来获取数据。 输入为 AIN1和 AIN0、并使用前面的0Ω Ω 电阻器来消除输入滤波。 EVM 上安装了4.096MHz 振荡器作为时钟源。 振荡器在下面的红色圆圈内。
对于输入源、我使用 Agilent 33120A。 在施加100mV、32kHz 的输入信号后、我发现振荡器或输入源的频率有一点低。 如果源频率真正为32kHz、则调制器频率约为31.99986kHz。 无论如何、32kHz 的输入信号将混叠回大约0.14Hz 的频率。 同样、我使用 VBIAS 到 DC 将源与输入耦合。
输入0.14Hz：
输入32kHz：
输入64kHz：
输入96kHz：
输入128kHz：
此数据与您看到的数据类似。 调制器频率(32kHz、96kHz)的奇次谐波很小、而偶次谐波(64kHz、128kHz)更大且更好地形成。 在一系列频率范围内收集更多数据、我得到以下结果：
|
输入频率(kHz) |
代码 pp (近似值) |
|
0 |
6500000 |
|
32 |
15000 |
|
64 |
380000 |
|
96 |
5000 |
|
128 |
88000 |
|
160 |
2500 |
|
192. |
33000 |
|
224. |
1500 |
|
256 |
16000人 |
|
288 |
1000 |
|
320 |
9000 |
|
352. |
800 |
|
384 |
5000 |
|
416. |
600 |
|
448 |
3500 |
|
480 |
600 |
|
512 |
2500 |
我不知道为什么奇次谐波比偶次谐波更被抑制。 这可能是由于调制器时钟期间的采样方法、也可能是我在设计中不知道的其他一些机制。 我以较低的增益复制了此实验，并获得了类似的结果。 基于滤波器设计，数字滤波器响应是正确的，但我不确定如何根据调制器时钟周期内的时间对输入信号进行窗口化。
无论如何、根据这些结果、我认为有两个重要因素需要考虑。 首先、输入高频电压必须具有直流偏置。 允许输入仅与直流阻断电容器耦合到电路中可能会产生不良结果、因为输入信号可能不会保持在 PGA 的输入电压范围内。 其次、输入电压必须足够小、以便既处于 PGA 的输入范围内、又要足够慢、从而不会在 PGA 输出电压中产生非线性。 这些输入条件中的任何一个出现问题都会导致数字滤波器拒绝高频输入的方式出现问题。
如果您认为高频噪声很大、我认为向输入端添加高阶滤波器很重要。
吴约瑟
塞缪尔
无论出于何种原因、0.14Hz、32kHz、64kHz、96kHz 和128kHz 下的输入信号的波形图都不能通过过帐来实现。 我将在这里再次展示它们：
0.14Hz：
32kHz：
64kHz：
96kHz：
128kHz：
吴约瑟
石环
我快速检查了32kHz 附近的测量值、发现当我在该点周围以10Hz 的增量移动时、我看到的测量值是32kHz 时的本地最大值。 它基本上也适合与0至100Hz 直流频率响应的复制形状相同。 从32kHz 开始、我获取以下数据：
在32.010kHz 时、我得到这个
在32.20kHz 时、我得到：
汇总一系列数据后、如果我将32kHz 频率结果标准化并更改为 dB 刻度、我会得到该结果：
这告诉我两件事。 首先、在32kHz 时存在本地最大值、并且本地仿真接近32kHz 频率下的预期值(在 mod 时钟频率下复制)、即±50Hz 和±60Hz。 它显示的频率响应不完全相同，但输入源的本底噪声太高。 其次、如果调制器以64kHz 的频率运行、则32kHz 肯定会显示为零。 根据这两个结果(根据累积值、我知道滤波器长度和数据速率)、调制器当然以32kHz 的频率运行。
现在，我不能完全确定为什么要抑制奇次谐波。 我在这里已经和一些设计人员谈过了，有几种可能性。 首先、在单个调制器时钟期间对输入进行双采样可能与之相关。 采样不仅是一个简单的双采样、而且采样中有多个相位、这也使得采样更加复杂、从而可以更快地趋稳。 此外、PGA 中可能存在非线性效应、这会导致采样中的其他伪影、从而导致频率响应。 还建议、由于 PGA 输入基本上使用函数发生器在 AINP 上应用输入信号、同时保持 AINN 恒定、因此共模抑制不是0。 如果共模信号无法跟上 PGA 的发展、这可能会导致 PGA 产生其他干扰。 在我的猜测中、我仍然认为双采样和全调制器时钟每半部分小于50%的采样的窗口可能是原因。
无论如何、最好的解决方案是在前端实现抗混叠滤波器 如果这确实来自采样产生的非线性效应或 PGA 产生的一些伪影、则滤波将非常容易地消除这种现象。
吴约瑟
