[参考译文] ADS1148：几个问题

Hirotaka-San、


1.正确。 为了访问任一用于读取(RREG)或写入(WREG)的配置寄存器、START 引脚必须为高电平。 您可以在 START 引脚为低电平时从器件读取 ADC 数据、但无法访问任何配置寄存器。

2.可以随时发出 WREG 来写入配置寄存器。 使用/DRDY 时、无需任何特殊时序。

3.对于 RREG、/DRDY 的时序可能很重要。 从 ADC 读取数据有两种模式：1)连续读取数据、这是默认的2)停止 SDATAC 发送的连续读取数据、因此读取数据需要 RDATA 命令。

如果您处于1)连续读取数据模式并发送 RREG 命令、则寄存器读取将由 DOUT/DRDY 引脚上的 SCLK 计时。 但是、如果在读取寄存器时完成新的转换、DOUT/DRDY 引脚将更新新数据。 这将中断您的寄存器读取。 如果发送 WREG 命令、则必须在出现下一个/DRDY 之前超时寄存器数据。

如果您处于2)停止连续读取数据模式、则可以随时发送 WREG 命令。 新数据和/DRDY 不会中断对寄存器的读取。 读取 ADC 数据的唯一方法是发送 RDATA。

4)如果您处于1)连续读取数据模式、则只要您以16个 SCLK 发送且在 DIN 上有 NOP、输出数据就会显示在 DOUT 上。 在此模式下、您甚至可以发送 RDATA 命令。 在 RDATA 命令期间、它会对数据的前8位进行时钟输出、然后器件会了解 RDATA 命令、然后会从读取的数据开始、并使用接下来的16个 SCLK 计时数据。 同样、如果您开始在 SCLK 中计时以读取 ADC 数据、则必须在下一次转换完成且/DRDY 脉冲出现之前完成数据读取。

但是、如果您处于2)停止连续读取数据模式、则读取 ADC 数据的唯一方法是发送 RDATA 命令、然后发送16个 SCLK。


吴约瑟

Hirotaka-San、


1.如果发出 RDATA 命令(同时/CS 为低电平)并且/CS 返回高电平和低电平、我不确定会发生什么情况。 一旦 RDATA 命令被解释、数据就会被移动到 DOUT 寄存器中。 我认为 DOUT 寄存器可能仍会保留 ADC 输出数据。 可能需要进行测试以确定器件的实际功能。 无论如何、您希望/CS 在 RDATA 命令之后并通过时钟输出数据所需的 SCLK 保持低电平。 /CS 在数据计时结束前不应返回高电平。

该520ns 周期的 SCLK 时序限制适用于2kSPS、对于任何其他数据速率没有类似的限制。 通常、最小 SCLK 周期为488ns、但当以2kSPS 运行时、最大 SCLK 周期不应超过520ns。 因此、1.923MHz < SCLK < 2.049MHz。

3.和4. 时序限制与读取数据无关、而是与写入寄存器的时序有关。 在某些情况下、写入寄存器将复位数字滤波器、从而启动新的转换。 如果 SCLK 太慢、数字滤波器在转换周期结束时可能无法完全稳定。 在以下帖子中对此进行了少量描述。

e2e.ti.com/.../1101794


吴约瑟

Hirotaka-San、


1. SCLK 频率是否为0.5MHz 而不是0.5kHz？ 正如我在前一篇文章中提到的、最佳情况是 SCLK 频率介于1.923MHz 和2.049MHz 之间。 但是、正如我还提到的、这更是写入寄存器时的问题。 如果您以2kSPS 运行、并且您向寄存器写入以设置配置、则第一次读取的单周期稳定可能会出现问题。 如果反复设置配置寄存器、然后读取、则可能会出现这种情况。

但是、通过使 SCLK 速率保持在1.923MHz 以上但低于2.049MHz 的最大值、您可以重复写入配置寄存器、进行读取并实现单周期稳定。

如果您没有重复写入配置寄存器(写入一次并获取多个数据)、那么您应该能够以所需的 SCLK 速率读取数据。

2.是的、您应该能够使用 START 脉冲、然后使用 RDATA 读取数据。 但是、如1)中所述、您仍可能具有 WREG 的限制。


吴约瑟