[参考译文] DAC38RF84：串行器/解串器 PLL 计算

您好！
有两个 PLL、我想知道它们是如何相互互连的(DAC PLL 的预分频器之前或之后)。
Si 如果我将 GUI 的 scematixc 作为参考、我将得到一个 SerDes PLL REFCLK= DACClock/(prescalar*divider)=DACClock/12、其中 divider = 3。
我的插值是12、这使得基带输入速率与 SERDES PLL REFCLK 的频率相同。 是不是问题？

F、

如果您不使用 DAC PLL、则公式为 true。 如果您使用的是 DAC PLL、  请在公式中将 DACCLock 替换为 DAC PLL。 为什么这是一个问题？ 您的设置是否有问题？ PLL 的连接方式如 GUI 方框图中所示。

此致、

Jim  

您好、Jim、
感谢您提供上一个答案。
我只是在使用 GUI 运行仿真、但还没有进行任何硬件测试。
我使用 DAC PLL 通过预分频预分频器(4)和分频器(3)获得 SerDes PLL REFCLK。
我担心基带输入速率频率的值与串行器/解串器 PLL REFCLK 频率的值相同(插值为12)。
芯片内两个信号之间可能存在干扰或时序问题、从而影响数据的完整性。
这是好做法吗？
此致

F、
我会在仿真模式下使用 GUI 来确定这些频率需要是多少。 如果您偏离这一点、您最终可能会遇到时序问题。
此致、
Jim