为了在 PCBA 上添加诊断功能、我想添加几个 ADS7953 (15个)。
是否可以减少控制器(FPGA)的接口引脚数。 例如、将所有 CLK 线路、SDI 和 SDO 线路连接到 三个 FPGA 引脚和15个 CS 选择引脚。 这会将 FPGA 上的引脚数 从60减少到18。
每个输入的1Hz 采样率足以用于诊断目的。
考虑到 SI:一 条总线、 ADC 引脚无残桩/短路。
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为了在 PCBA 上添加诊断功能、我想添加几个 ADS7953 (15个)。
是否可以减少控制器(FPGA)的接口引脚数。 例如、将所有 CLK 线路、SDI 和 SDO 线路连接到 三个 FPGA 引脚和15个 CS 选择引脚。 这会将 FPGA 上的引脚数 从60减少到18。
每个输入的1Hz 采样率足以用于诊断目的。
考虑到 SI:一 条总线、 ADC 引脚无残桩/短路。
您好、Hans、
欢迎来到 TI E2E 论坛!!!
可以按照您所述实现该接口。 SDO 上的三态功能被包括在内以实现完全这样一种情况。 但是、您应该仔细考虑主机和器件端 IO 上的信号完整性和扇出要求
在将15个器件连接到单个电路板上的情况下、SCLK、SDI 和 SDO 信号最终可能具有显著的布线长度(以及相关的电容)和多个残桩。 小心放置和布线将有所帮助。
大多数 FPGA 允许在其 IO 上进行驱动强度控制、因此应该可以优化 CS、SCLK、SDI 上的驱动。
对于 SDO、理想情况下、我建议您下载此系列的 IBIS 模型并仿真预期行为。 但是、由于您的目的是以每通道1Hz 的频率运行、因此我的答案是、您始终可以以非常慢的速度运行接口、以确保信号在采样之前达到正确的 VIH/VIL 电平。 如果您有一些 FPGA IO 可供使用、我建议将 SDOS 分组为每个 FPGA 输入3或5、以减少负载。 如果您将来选择、这将使您能够更快地运行该接口(5或3倍)。
此致、
Sandeep