[参考译文] TSW54J60EVM：JESD 接口错误

您好、mallesh
我们将研究您的问题。 有人很快就会回复。
您能否告诉我们您将使用 TSW54J60EVM 的配置设置？
您是否为 Xilinx FPGA 板使用 TI 提供的示例固件、或者您是否独立开发了该固件？
此致、
Jim B

Mallesh、

您使用的是什么 Xilinx 电路板？ 您遇到了什么错误？ 尝试以下序列：

1.为 TSW54J60EVM 和 FPGA 板加电。

2.在 TSW54J60EVM 上对时钟进行编程。

3.按下 ADC 板复位开关。

对 ADC 进行编程。

3.配置 FPGA。

此致、

Jim

 

我使用 TI 提供的示例代码作为基准。 我只添加了 RTL 来进一步处理样本。 但其他一切都保持不变。

此配置与用户指南中的配置相同。
我的 TSW54J60配置如下：

时钟设置为983.04 MHz。
JESD 通道配置为8224 (LMFS)。
无抽取。

void JESD_CONFIG (void)
｛

JESD204_WRITE (RX_SCRAMBL_REG、0x0)；
JESD204_WRITE (RX_F_REG、0x1)；
JESD204_WRITE (RX_K_REG、0xF)；
JESD204_write( RX_Lanes_REG、0xff )；
JESD204_WRITE (RX_ERR_REP_REG、0x1)；
//JESD204_WRITE (RX_RESET_REG、0x1)；
//延迟(10)；
//JESD204_WRITE (RX_RESET_REG、0x0)；
｝

如果您需要更多信息、请告诉我。

谢谢。

Mallesh

Jim、

我使用的是 genesis 2板。

store.digilentinc.com/.../

是的、在上述序列下、它在大多数时间内都可以工作。 故障率为5次左右。

但是、如果我按如下方式更改序列。

1.为 TSW54J60EVM 和 FPGA 板加电。

2.在 TSW54J60EVM 上对时钟进行编程。

3.按下 ADC 板复位开关。

对 ADC 进行编程。

5.配置 FPGA。 -->它正在工作。(大部分时间都在工作)。

6.对 FPGA 板进行下电上电。

7.配置 FPGA 板->有时工作正常、有时不工作。

Mallesh

Mallesh、

如果不知道错误、很难为您提供帮助。 您是否咨询过 FPGA 供应商？ FPGA 是否未正确地对 SYNC 取消置位？ 您是否在 TSW54J60上使用 LMK 为 FPGA 提供器件时钟和 SYSREF？  这些信号通常作为 LVDS 从 TSW54J60输出。 这是 FPGA 所期望的吗？ 您的 K 值两端是否相同？  仔细检查 FPGA 所需的参考时钟频率以及 TSW54J60发送的频率、确保其频率正确。  FPGA 是否以 LVDS 信号的形式驱动同步至 TSW54J60？

此致、

Jim  

Jim、

感谢你的帮助。

FPGA 是否未正确地对 SYNC 取消置位？

->我将进行检查。

您是否在 TSW54J60上使用 LMK 为 FPGA 提供器件时钟和 SYSREF？
->可以。 我正在使用 LMK

这些信号通常作为 LVDS 从 TSW54J60输出。 这是 FPGA 所期望的吗？ 您的 K 值两端是否相同？
->可以。 这是正确配置的。

仔细检查 FPGA 所需的参考时钟频率以及 TSW54J60发送的频率、确保其频率正确。 FPGA 是否以 LVDS 信号的形式驱动同步至 TSW54J60？
->我将进行检查。

我尚未启用扰频器。 我将启用它。 可能会有所帮助。

Mallesh

Mallesh、
您如何继续？
此致、
Jim

Jim、您好！

我没有处理过这个问题。 我将在取得更多进展后立即通知您。

Mallesh