[参考译文] ADS7961：时钟缩排

您好、Tom、

感谢您的回答。

我有一款产品使用较早的 TI ADC、该 ADC 可以在8个串行时钟中获取8位样本。 我正在使用相对较慢的处理器(8051 @ 18MHz)、该处理器位挂起 SPI 接口、并且随着代码的出现、这需要花费68个机器周期。 我 需要转到更新的 TI ADC (ADS7961) 以获得16个通道、我 只是尝试尽量缩短采集8位样本所需的时间。

我的工程师在这方面取得了显著进展、16个串行时钟看起来在性能上不会花费太多成本、如果有任何代价。 但是、要在您的回复中继续操作：是的、显然在12个时钟后 、8位样本数据的 Ls 位将会被采集。 但是、TI 文档建议可能仍需要完整的16个串行时钟才能实现

-使 SDO 线路变为三态(我们对此不关心)

-完成在下一帧中计时的转换值

不清楚提前终止的串行帧是否会将 SDI 位保留在其正确的目的位置。 考虑到大多数串行接口的工作方式、我想 当帧过早 终止时、这些位不会固定在正确的位置。 但是、我们需要深入了解 TI Rx 状态机、才能确切地了解这一点。

注意：我们打算使用自动2模式、因此每当我们为转换结果计时时、我们将为前4 位(位 15-12)计时出0000b、即模式不变。 这意味着之后被计时进入 ADC 的位(位11-0)没有任何意义。 不过、如果我们提前终止帧、那么这些前4位可能不会在终止前升至适当的位置。

 最后一个问题：ADS7961似乎没有用于为转换计时的内部振荡器。 换言之、SAR 转换本身就像是由串行时钟驱动。 如果是、该时钟是否需要具有一致的频率/占空比？ 正如我说过的、我们正在对这个接口进行位拆裂。 时钟计时将不一致、但 它很容易满足时钟高/低持续时间的最小要求。

PS (更具体地说、假设我 使用完整的16个时钟帧初始化 ADS7961、并将其设置为自动2模式。 然后、我通过写入0000_0000_0000_0000_0000b 来"填充"命令移位寄存器。 然后、我能否用12个时钟连续读取 A/D、 写入0000_0000_0000b？ 这种情况的答案可能取决于实际在内部为转换本身计时的时间。 是否有我们可能会弄乱的评估板？)

最好

阿尔

PPS ("注意：SPI 接口的最大输出时钟速率为1MHz。")

Tom、

我想我们将放弃在12个时钟内尝试这样做。 这似乎是危险的，它不是正常使用，而且我们所担心的收益不大。 但是、我有2个后续行动：

1) 1)我对 REF+/-与 VA+/AGND 以及外部"标称"2.5V 基准感到困惑。 我希望转换范围为3.0V。 我有一个0到3V 的信号、我们需要3V 才能成为满量程数字。 您能告诉我如何执行此操作、以及标称2.5V VREF 在这里的数字是怎样的？

2) 2)关于 SPI 串行时钟的一致性、更具体地说、我们驱动该接口的确切内容、请参阅以下随附文档中的说明和问题。 (无法找到附加 PDF 的方法、因此必须剪切和粘贴)

最好

阿尔

----------------------------------------------------------------------

1 A/D SPI 接口由微控制器指令驱动、而不是由 A 驱动

2 个 SPI 外设接口。 我们提出这一点并不罕见。

3.  

4 下图所示的每个短 SCLK 相位为500ns、这是一个机器周期

微控制器上。  我们需要一个周期来设置时钟、一个周期来设置时钟

6 清除时钟、因此最大时钟速率为1MHz。 更长的时钟低电平

 下面所示的7个相位为1000ns。

8.  

9 从 SDO 中抓取转换位需要1个周期、因此时钟低为8个周期

10 个相位被延长一个周期。 首先、我们有一个 SPI 接口

11 、时钟频率不一致且占空比不为50%。

12.  

13 为 SDO 指示的数字表示我们从采样位中挑选的位置。

14 此外、在 INIT 之后、SDI 始终处于低电平。

15.  

16 个当前代码(42个机器周期)：

17.  

18  CS ________________________________

19 SCLK ________________________________

20  SDO      7 6 5 4 3 2 1 0

21  SDI ________________________________

22.  

23  我们可以通过将另一个时钟填充为低电平来使时钟频率保持一致

24  相。

25  

26  拟议的1型(49个机器周期)：

27.  

28  CS ________________________________

29 SCLK ________________________________

30  SDO        7 6 5 4 3 2 1 0

31  SDI ________________________________

32  

33 、我们可以填充时钟高电平时的时间、使时钟占空比为50%。

34  

35 拟议的2型(67个机器周期)：

36.  

37  政司________________________________

38 SCLK ________________________________

39  SDO          7 6 5 4 3 2 1 0

40  SDI ________________________________

41.  

42 所以、问题是：由于 SPI 时钟实际上是源

43 个时钟转换、模1在质量方面是否有优势

44 转换。 如果是、它会通过什么方式改善转换？ 如所示

45 第二版，我严重怀疑它有任何好处，但它包括在其中

46 完成。

47.  

K Tom、谢谢-我想我明白了。 显然、我没有3.3V 电压轨。

我有一个5V 数字电压轨和 GND、我有一个5VA 和 GNDA、I

具有3.0V 基准电压、我有一个硬限制的信号

至0-3.0V。

(这是因为我的源 信号运算放大器具有5V 电源及其最大输出电压

  电压限制为3V。)

 因此、我希望为 VA 电源提供5VA、我希望使用3.0V 基准电压

电压、并且我希望在"0-Vref"模式下运行。 该规格表示 A

3.0V Vref 是合法的、即使标称电压为2.5V。 这是否起作用、如果是、

 你有其他建议吗？

 此外、我上次发送的有关 SPI 的附件的任何评论

接口时钟？

最好

阿尔