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[参考译文] ADC12D1600：在1200MHz 时 ADC 测试模式不正确

admin
Guru**** 2385860 points
Other Parts Discussed in Thread: ADC12D1600
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/670973/adc12d1600-adc-test-pattern-is-not-proper-at-1200-mhz

器件型号：ADC12D1600

您好！

我们在设计中使用 ADC12D1600、但在 ADC 样本中存在问题。 我们以多路信号分离器和非 DES 模式操作 ADC、采样时钟为1200MHz。 我们正在推动 FPGA 来采集 ADC 样本。 我们从 ADC 获得的测试模式具有重复模式、并且 ADC 没有位损坏。 我们从 ADC 获得的测试模式如下所示、其中包含 ID 和 I channel (Q channel not listed)

FFB - ID
010 - I
004 - ID
FEF - I
FFB - ID
010 - I
004 - ID
010 - I
004 - ID
FEF - I
004 - ID
010 - I
004.
FEF
004.
FEF
004.
010.
FFB
010.
004   

该剂量不遵循数据表中所述的顺序。 请有人帮助解决此问题的可能原因。

Thanks.e2e.ti.com/.../6864.ich.txte2e.ti.com/.../1588.qch.txt 

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    TI__Guru**** 2385860 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好 Sarath、

    我们将查看您的问题、并尽快回复您。

    此致、
    Neeraj
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    TI__Guru**** 2385860 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你(们)好，Sarath

    请确认为 DDR 时钟设置了 FPGA 捕获(数据在 DCLK 的上升沿和下降沿均更新)。

    您能否提供 FPGA 调试信息来显示每个数据端口上传入的原始数据至少6个 DCLK 周期(每个数据端口上12个值)？

    还要确认1200MHz 时钟是否稳定。 该系列 ADC 将在 CLK 输入端的少量噪声上进行自时钟处理、不稳定的时钟环境可能会导致 FPGA 中的数据采集不良。

    此致、

    Jim B

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    TI__Guru**** 2385860 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你(们)好，Sarath
    您是否在调试中取得了任何进展？
    如果问题得到解决、请告知我们。
    此致、
    Jim B