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[参考译文] ADC3222：ADC3222布局说明

admin
Guru**** 2501325 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/669476/adc3222-adc3222-layout-instructions

器件型号：ADC3222

你(们)好

请 建议在 DCLK (内部对–P 到 N、以 mil 为单位)以及 DCLK 与其他通道(A0、A1、B0、B1、FP)之间进行匹配时的推荐限制是什么。

在我的设计中、DCLK 为64MHz。

谢谢！

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    TI__Guru**** 2501325 points
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    你(们)好

    相对于操作情况的位周期、您需要充分匹配 DCLK 和 DxN 对长度、以确保在捕获器件上进行足够的设置和保持。 使用64MHz DDR DCLK 时、位周期为7.81ns。  

    根据该频率的经验、我将充分匹配线对长度、以使线对的偏差保持在位周期的5%以下。 我会很好地将 P 与 N 匹配、以使线对间偏移小于位周期的1%。

    此致、

    Jim B

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    TI__Guru**** 2501325 points
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    你好、Jim

    因此、内部对匹配是7.81ns->78ps 的1%、因此匹配是~ 500mil。

    看起来太多了、不吗？

    谢谢

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    TI__Guru**** 2501325 points
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    你(们)好
    500mil 非常大。 如果可能的话、最好使线对内匹配接近50-75mil。
    此致、
    Jim B
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    TI__Guru**** 2501325 points
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    谢谢 Jim！