[参考译文] ADS52J90EVM：ADS52j90 FPGA CLK

您好 Praveen  

非常感谢您的回答。  

我没有 TSW14J56EVM 采集卡。 我使用 ZCU102 Xilinx 板来读取样本。

我的计划是首先检查 ADC 信号是否符合 JESD 配置。 然后、我将这些信号与 Vivado 中的 JESD IP 内核相连。  

Vivado IP 内核接受两个时钟

1-参考时钟

2- GLB 时钟

ADS52j90 EVM 还提供两个时钟  

FPGA_GTXCLK P/M  

FPGA CLK P/M

我将 FPGA_GTXCLK 连接 到基准 CLK 、将 FPGA Clk 连接到 GLB clk。  

这就是为什么我很重视两个时钟是否正常工作的原因。

你认为我的方向是正确的吗？  

此致

Rizwan  

您好 Praveen  

非常感谢 Parveen 的回复。 我已附上我的 EVM 的照片。  

目前、我在 J75供应120 Mghz

我已经检查了一些 Vivado 参考设计、在这些设计中、时钟信号按照我在上面所述进行连接。 这就是为什么我想知道为什么我无法在 EVM 上看到时钟(FPGA_CLK)。 该时钟也是可观察的测试点 TP22和 TP21。  

感谢您的帮助:)

附加照片  

您好、Parveen  

我将深入探究一下它。  

FPGA CLK (在 ADC EVM 上)来自 DCLKOUT8p (来自 LMK04826)。 LMK04826  正在为 ADC 生成所有时钟。 即 GTX clk、sysref 等   

我检查了 LMK04826的数据表、以确认我是否  正确设置了 DCLKOUT8p 的寄存器。 寄存器地址为120x，其值为0x04 (时钟除以4)。 这意味着寄存器设置也是正确的。  

您能不能评论一下、这个时钟的问题在哪里。 ？  

此致

Rizwan