Other Parts Discussed in Thread: ADC12DJ3200EVM, ADC12DJ3200
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器件型号：ADC12DJ3200 主题中讨论的其他器件：、 TSW14J10EVM
尊敬的先生：
我们正在尝试将 ADC12DJ3200EVM、REV-A 板与我们定制设计的基于 Virtex-7 690T FPGA 的板集成在一起。
我们使用 FMC+转 FMC 转插板将 ADC12DJ3200EVM 评估板与 Virtex-7 690T 板相连。
我们已使用 Xilinx IP JESD204B PHY 和 JESD204B 将 ADC12DJ3200EVM 连接到 Virtex-7 FPGA。 我们已通过 ADC12DJ3200 GUI 启用短传输模式测试模式
用于验证 ADC12DJ3200EVM 和 Virtex-7 FPGA 之间的接口。 与 ADC 数据表的表-40中所述的序列相比、我们观察到接收序列中的不匹配情况。
我们已附上接收数据的快照供您参考。 仅 Lane5中存在不匹配或数据损坏。 其他车道工作正常。
我们已在 JMODE0中对 ADC12DJ3200进行编程、扰频器已开启。 我们还将采样频率从800MSPS (3.2Gbps)更改为2500MSPS (10Gbps)、但结果仍然相同。
请澄清一下、
1.这种不匹配的可能原因是什么？ 您是否在任何地方发现了此类问题？
2.我是否有任何更改 ADC TX 参数的选项，如 TX Swing、去加重功能？ 我也更改了 PR 加重值、但它没有帮助。
谢谢、
此致、
Santanu
