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[参考译文] ADCS7476：与 T8 (SCLK FE 至 SDATA 高阻抗)相关的数据表规格

admin
Guru**** 1482555 points
Other Parts Discussed in Thread: ADCS7476
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/693382/adcs7476-datasheet-specs-regarding-t8-sclk-fe-to-sdata-high-impedance

器件型号：ADCS7476

我正在 VHDL 中创建一个总线功能模型来测试与 ADCS7476对接的 VHDL 源代码。 对于 VDD = 5V、T4 (SCLK 下降沿(FE)之后的数据访问时间)最大为20ns、T8 (SCLK FE 至 SDATA 高阻抗)最大为25ns 这是否意味着在16个 SCLK FE 上、我可能只有5ns 的时间来读取最后一位？

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    TI__Guru**** 1482555 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你好 Angela

    是的、您的理解是正确的。 在第16个时钟 FE 之后、在 SDO 变为三态之前、您至少有5ns 的时间来读取 LSB。

    谢谢、此致
    Abhijeet
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    TI__Guru**** 1482555 points
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    谢谢、Abhijeet。