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[参考译文] ADC12DJ3200EVM：可以#39；t 使 KCU105固件正常工作

admin
Guru**** 2618835 points

Other Parts Discussed in Thread: ADC12DJ3200EVM, ADC12DJ3200, LMK04828

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/690211/adc12dj3200evm-can-t-get-kcu105-firmware-to-work

器件型号：ADC12DJ3200EVM
主题中讨论的其他器件： ADC12DJ3200、 LMK04828

您好！

我有一个 ADC12DJ3200EVM Rev A 板连接到 KCU105板。  我下载了 KCU105参考设计固件。  我遵循了"KCU105 ADC12DJxx00 JESD 参考设计用户指南"中的说明。  我将 FMC Vadj 电压设置为1.8V。  使用 ADC GUI 配置 clk 源=板载、FS = 1500MSPS、MODE = JMODE0、并对 TI 板进行编程。  将 JESD204B 设置为启用扰频器、K=4、SYNC 输入= SYNCSE、JESD 测试模式=斜坡、挤占= 0。  然后、我将提供的*。bit 和*。LTX 文件加载到 Vivado 硬件调试器 GUI (2016.1)中。  FPGA 编程正确、我可以在波形窗口中看到所有调试信号。  然后、我执行立即触发捕获、所有信号都为0。  SYNC 保持低电平为0。  我可以看到 LED 4 (时钟)闪烁、表示它正在获得参考时钟。  RX 有效始终保持低电平。  它似乎有些基本参数设置不正确。


我能够将 IBERT 映像放入 KCU105板、将 TI ADC 测试模式更改为 PRBS23、 并验证了 QPLL 锁定并执行了眼图扫描。  眼睛看起来很好。  BER 速率约为1E-14。  因此、信号完整性似乎是可以的。

KCU105固件能否正常工作有"技巧"吗？  用户指南中未提及的内容？


似乎我缺少一些非常基本的东西。  大概该位文件已在同一硬件上进行测试和验证。  我是否需要担心 KCU105 PCB 版本？

提前感谢您的任何帮助和建议！

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    TI__Guru**** 2618835 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    此外、我还应该提到、我下载并尝试使用的固件位于以下链接：
    www.ti.com/.../slvc698

    我注意到 HSDC Pro 软件使用了不同的 KCU105固件、该固件是使用 Vivado 2016.3进行设计的。 我将下载该固件并尝试查看它是否适用于我。
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    TI__Guru**** 2618835 points
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    您好、Robert、
    Xilinx 发布的"电子签名文件"中通常有一个更改日志、但此电路板没有更改日志。
    我在 www.xilinx.com/.../66418.html 上找到了答案记录

    他们似乎升级了 SI 时钟器件的速度等级以支持更高的频率范围、但这不应改变参考设计。 我没有注意到会解释这一问题的任何其他改动。

    我已将问题转交给与 ADC12DJ3200搭配使用的工程师

    此致、
    Brian
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    TI__Guru**** 2618835 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    在 HSDC 专业版用户指南中，有一个名为“使用 XilinxRegistered开发时 DAC 和 ADC GUI 配置文件更改”的部分
    平台"。 EVM GUI 软件是否需要修补才能与 Xilinx KCU105电路板配合使用？
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    TI__Guru**** 2618835 points
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    Robert、

    我已按照随附的启动指南使用我们的硬件运行该程序。 请尝试使用随附的位文件。 该文件应与 HSDC Pro 附带的文件相同。 如果这不起作用、请告诉我两个板上的 LED 的状态。

    此致、

    Jim

    e2e.ti.com/.../KCU105.zipe2e.ti.com/.../KCU105_5F00_ADC12DJ3200_5F00_JMODE0.pptx

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    TI__Guru**** 2618835 points
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    Robert、

    在某些情况下、GUI 配置文件必须稍微更改。 这通常只是一个时钟使能和/或分频器值。 VC707、KC705和 ZC706就是这样，但 KCU105不是这样。

    此致、

    Jim

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    TI__Guru**** 2618835 points
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    我按照您的指示操作、它可以正常工作！ 我能够以4G 采样率执行捕获。 LED 0呈稳定绿色、LED 4闪烁。

    我假设您提供的位文件对应于此链接中的固件、而不是上一帖子中链接中的其他固件。
    www.xilinx.com/member/jesd204_eval/uhwd_2016_3_v1_0.zip

    新固件适用于 Vivado 2016.3、而旧版本基于2016.1。

    PPT 提到"当通道速率低于3.9G 时、GUI 不会更改分频器以匹配内核 FPGA 时钟。 FPGA 将需要单独的时钟输入来实现 REFCLK 和内核时钟。" 这是否意味着固件需要更改以实现更低的采样率？
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    TI__Guru**** 2618835 points
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    Robert、

    当线路速率低于此值时、固件仍可正常工作。 它只需要一个与 ADC GUI 认为应该使用的基准时钟频率不同的基准时钟频率。   在 GUI 中输入新的 ADC 输出数据速率后、会打开一个新窗口、其中显示 KCU105需要 EVM 提供的 JESD 参考时钟频率。 然后、用户必须转到 ADC GUI 的 LMK04828时钟输出选项卡、并确保正确设置该时钟的分频器。 在选择1.6G 数据速率的情况下、DCLK 分频器必须从默认值10更改为5才能使该线速率正常工作。 始终使用相同的固件。

    此致、

    Jim   

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    TI__Guru**** 2618835 points
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    这个 DCLK 分频器控制 JESD REF 时钟还是内核/glbl 时钟？ 还是两者都有？
    从10变为5时、Fs 与频率的比率是多少？ 这是否有效地将其从正常的20：1更改为10：1？
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    TI__Guru**** 2618835 points
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    Robert、

    DCLK0控制 REF 时钟、如果两个时钟都被固件使用、DCLK12控制内核时钟。 10：5会将 LMK VCO 分频器从10更改为5、因此这实际上是2倍的最终结果。

    此致、

    Jim