[参考译文] ADC12DJ3200：关于 JESD204B RX 数据到达时间变化

你(们)好  

如果要使用 SYSREF 校准在 CLK 和 SYSREF 之间设置最佳时序(推荐)、请使用以下过程。 这基于 ADC12DJ3200数据表中的初始化设置步骤、并添加了 SYSREF 校准步骤。

1. 为 ADC12DJ3200、时钟器件和 FPGA 加电。
2. 根据需要配置 HMC70CC 以提供 ADC CLK 和连续 SYSREF。
3. 对 JESD_EN=0进行编程以停止 JESD204B 状态机并允许更改
4. 编程 CAL_EN=0以停止校准状态机并允许更改
5. 将 JMODE 和 KM1编程为所需的值。
6. 对 SYNC_SEL 设置进行编程以选择所需的同步输入、建议使用 SYNCSE。
7. 根据需要选择前台或后台校准模式和偏移校准。
8. 对 CAL_EN=1进行编程以启用校准状态机。
9. 通过 OVR_EN 启用超限、并根据需要调整设置。
10. 编程 SYSREF_RECV_EN=1、SYSREF_PROC_EN=1、SYSREF_Zoom=1和 SYSREF_SEL=0 (寄存器0x029=0x68h)
11. 对 JESD_EN=1进行编程以启用 JESD204B 状态机  
12. 加载或启用 FPGA JESD204B 链路固件
13. 对 CAL_SOFT_TRIG=0进行编程、以暂停器件性能校准过程
14. 编程 SRC_EN=1来启动 SYSREF 校准过程
15. 读取 SRC_DONE 位以确认 SYSREF 校准过程已完成。 完成后、芯片会自动设置并利用适当的延迟值。
16. 对 CAL_SOFT_TRIG=1进行编程以启动器件性能校准  

此时、在将 SYSREF 持续运行到 ADC 和 FPGA 时、您应获得一致的确定性延迟。 如果每次系统上电时都执行相同的步骤、则结果应相同。 注意：连续运行的发送到 ADC 的 SYSREF 信号会导致转换频谱中的杂散能量增加。 在对该噪声敏感的应用中、建议执行以下操作之一来消除或最大程度地减少杂散：

1. 使用频率较低的 SYSREF (SYSREF 可以处于所需的 LMFC 频率或该频率的任何次谐波。 使用较低的频率将减少转换边沿的数量并减少耦合到 ADC 频谱中的能量)
2. 使用直流耦合 SYSREF (建议使用 LCPECL 或 LVPECL 模式以匹配 ADC SYSREF 输入共模)、并且仅在需要重新初始化 JESD204B 链路时启用 ADC 的 SYSREF。
3. 使用交流耦合 SYSREF。 在链路初始化后禁用 ADC SYSREF、仅在需要重新初始化链路时重新启用。 在禁用 SYSREF 信号程序 SYSREF_PROC_EN=0之前。 将 SYSREF 启用到 ADC 后、等待交流耦合电容器直流电压稳定、然后对 SYSREF_PROC_EN=1进行编程。 根据需要重复此操作。

我希望这对您有所帮助。

此致、

Jim B