[参考译文] DAC5681Z：有关时钟速率的问题

您好、Frederik、

您的问题很难理解。 您能不能向我解释一下您到底想要什么？

此致、
Neeraj Gill

您好、Gill、

让我重新发布并尝试正确设置格式。 还不清楚吗？ 然后我会要求客户直接评论。

1。
使用 DAC5681Z 时，我们不想将其使用到最大额定值，而只想使用到125MHz (CLKIN/C)。 PLL =旁路且无内插。 对于用例而言、重要的是多个通道的精确采样同步(超过1/2/4 x DAC 中存在的通道数)。 根据"7.3.16.2建议的多 DAC 同步过程"章节、同步精度限制为"... 所有 DAC 的输出将在±1 DAC 时钟周期内同步。"。 这是通过具有两个时钟 DCLKP/N (输入)和 CLKIN/C (输出)的数据 FIFO 实现的逻辑。 问题是、这两个时钟信号之间是否存在相位位置区域、其中 SYNCP/N 切换(以及可能进一步的内部信号)在没有 tSetup/tHold 时间违规的情况下工作、因此所有芯片中是否相同？ 会发生什么情况？

2.
如果可能、有一个计划 PLL 的可选2x 或4x 内插(但仍为125MHz CLKIN/C 频率)。 相位位置显然是不同的。 基准(以及 SYNCP/N 边沿可能发生的窗口)是否仍然是低 CLKIN/C 时钟速率或内部较快时钟速率(250/500MHz)？ 那么、发生同步边沿的区域会变得更小吗？ 我在数据表中找不到此信息。 另请参见"图42。 时钟和数据时序图"、未显示。

谢谢
Fred

您好、Gill、您好、Fred、

我是该项目的开发人员之一。

因此、我们有两个主要的场景/用例需要我们处理：

1)无插值：1：1数据速率转换为 DAC 速率、输入数据时钟高达125MHz、输入数据时钟速率高达250MSPS。

我们需要有多个 DAC 通道、这些通道的输出端必须完全对齐样本、因此需要通过 DAC 的相同管道长度。 使用具有 DAC5681、DAC5681z 或 DAC5682z 数据表中所述的"单同步"方法的内置 FIFO 时、显然无法满足此要求。 因为+/-1样本不足以满足我们的要求。

不过、我们确实会从 DAC (CLKIN)的非时钟生成电路中生成 Clk、该电路还会将数据和数据时钟提供给 FPGA、以向 DAC 的 DCLK 端口提供数据和数据时钟。 那么、问题是、我们是否有机会不使用内置 FIFO、而仍然是通过正确调整 DCLK 和 CLKIN 之间的相位关系来在从 DCLK 域交叉到 CLKIN 域时不生成任何内部设置/保持冲突、如果可能、 所需的时间关系是什么？

2) 2) 可选 x2或 x4插值：1：2和1：4数据速率转换为 DAC 速率、与上述相同的输入速率、但通过内置 PLL 进行内部乘法

在这种情况下、次级时钟域不再直接由 CLKIN 引脚供电、而是来自 PLL (乘以2或4)。

当 DAC 时钟现在由 PLL 生成时，上述设置/保持时序是否仍然适用，或者换句话说，PLL 向 DAC 时钟添加了什么相移？ 更重要的是，是否仍然能够可靠地从 DCLK 域传输到 DACCLK 域？

如果需要更多信息、请告诉我。

此致

布恩

Neeraj、您好！

非常感谢您对此问题的回答。

遗憾的是、DAC3482对我们而言并不是真正感兴趣的、因为它包含了一个更复杂的同步过程、其中包含更多来自 FPGA 的所需信号(尽管可以肯定的是、它允许对多个器件进行采样精确同步)、但它确实缺少 DAC5681所需的许多功能、例如：

－没有可用的单通道版本

-不方便的0.2 V 时钟共模电平... 这很难满足我们使用直流耦合时钟的要求

-要求额外的、相当非常规的1.2V 电源轨

-没有很好的系数10 (2.20mA)输出电流范围

-没有内插、就没有双速(DDR 输入到一个通道)时钟

-不是易于使用的 QFN 封装

再次感谢、致以诚挚的问候

布恩