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器件型号：ADS42JB69 您好！
我注意到、在 EVAL 板上、SYSREF 信号和 SYNC 信号与电源进行直流耦合。 直流耦合有原因吗？ 我认为、一读操作有助于确定多个 ADC 之间的延迟。 我想我还读出、如果您需要一个受控的间隙或一个"一次性 sysref"、则必须提供直流偏置。 是否有人可以在此主题上展开？ 我是对还是完全错？
您好！
我注意到、在 EVAL 板上、SYSREF 信号和 SYNC 信号与电源进行直流耦合。 直流耦合有原因吗？ 我认为、一读操作有助于确定多个 ADC 之间的延迟。 我想我还读出、如果您需要一个受控的间隙或一个"一次性 sysref"、则必须提供直流偏置。 是否有人可以在此主题上展开？ 我是对还是完全错？
你好、Daniel
让我单独解决 SYNC 和 SYSREF、因为在每种情况下都有不同的问题。
对于 SYNC、它必须是直流耦合信号。 在正常运行中、SYNC 信号几乎始终是差分1。 仅当 JESD204B 数据接收器需要重新初始化链路并要求发送器重新启动该过程时、它才会进入差分0。
对于 SYSREF、可以使用直流耦合或交流耦合信号、但使用交流耦合系统可能需要对接收 SYSREF 的器件进行额外的系统级控制、或对接收器附近的 SYSREF 信号进行一些静态偏置。 配置具有单次触发或有间隙周期性 SYSREF 的系统的最简单方法是使用直流耦合接口。 这样、发送器本身就会在 SYSREF 上提供一致的逻辑0、直到单次触发或有间隙的周期性脉冲开始。
与 SYSREF 相关的一个关键限制是、必须在 CLK 的同一上升沿持续捕获 SYSREF、以实现多个转换器之间的确定性延迟或对齐。 对于250MHz 时钟、SYSREF 上升沿必须在4ns CLK 周期内对齐(减去设置和保持时间以及抖动的允许值)。 为了最大限度地减小偏斜变化、通常建议由同一 IC 使用相似的输出格式(例如、都使用 LVPECL 模式)输出 CLK 和 SYSREF。
有关 SYSREF 要求的更多背景信息、请在此处查看 JESD204B 培训信息：
我希望这对您有所帮助。
此致、
Jim B
