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器件型号：ADS1248 我发现 DOUT/ DRDY 线在一段时间内保持上一次传输的 LSB 电平、该电平会因数据速率而异。 例如、当运行2000SPS DR 时、我需要延迟1026us 才能使用 DOUT/DRDY 确定数据就绪条件、而对于5SPS DR、我需要等待409601us。 此外、从实际 DRDY 引脚上的下降沿到下一个下降沿的周期从之前的传输计时为 FFFFFF 时的大约500us 和前一个传输计时为 MUX0寄存器写入时的大约541us 不等。
此设计将使用 ADS1248通过通过通过 DIN、DOUT/ DRDY、SCLK 和/CS 的4线隔离器对4个输入进行数字化和传输。 START 和/RESET 连接高电平、调制器 CLK 引脚连接低电平。 实际的 DRDY 引脚处于悬空状态、但我使用示波器对其进行监控。 我的 FPGA 在适当的上电延迟后发送4003080030494A0008FF (80个时钟)的初始化序列、以启用 DRDY 模式、设置数据速率、MUX、PGA 等、并且我已验证寄存器写入是否正确。 此初始化会使转换器处于 RDATAC 模式。 当 DOUT/DRDY 变为低电平时、它会发送241us 周期时钟以移出400008或 FFFFFF (用于当前测试)、并接收之前转换的结果。 (最终 MUX0写入将是4000xx、以在4个通道之间循环。)
上述操作是否为预期操作？ 是否有更好的方法可以使用 DOUT/ DRDY 引脚来确定就绪状态？
TIA、
Chris
