您好！
我想测试 KC705和 DAC38J84EVM 之间的 JESD 链路。 我在 JESD TX 设计中启用了 RPAT 信号发生器。 DAC 数据表中提到、可以使用错误计数器验证 RPAT 和 JSPAT 模式。
这些计数器在哪里可见？
是否需要任何寄存器配置来启用 RPAT 验证？ 此测试是否足以验证完整的 JESD 链路？
谢谢、
Yogitha
Yogitha、
您需要设置以下寄存器以启用用于链路层测试的 RPAT 或 JSPAT：
每个通道的测试结果将反映在通道状态警报中。 您需要相应地清除警报
你好，Kang Hsia，
Xilinx 的 JESD TX 具有以下寄存器配置、可用于选择测试模式。
CONFIG74寄存器启用了 D/K/ILA 序列。 这是否意味着无需在接收器中启用 RPAT 和 JSPAT？ 测试结果仍可以在 CONFIG100寄存器中进行验证？
谢谢、
Yogitha
您好 Yogitha、
您的计算正确。 从基带数据到每个 DAC 的输入数据速率将为50MSPS / I 或 Q 流。 您可以使用 GUI 来计算必要的参数
由于这是14810模式、因此单个 SERDES 通道包含所有四个 DAC 的聚合数据、因此您需要将数据发送到全部四个 DAC。 我们实际上没有一种只向一个 DAC 发送数据的好/干净的方法。 您可能需要查看4个通道模式、其中每个通道包含 DAC 的数据。 然而、同步响应的 JESD 状态机(JESD RX 同步响应)也许需要被调整以忽略另外三个 DAC。 我认为配置可能会有点乱。
在时钟质量方面、请查看以下两个应用手册：
您好！
在 LMF_148模式下、如果将使用所有4DACS、则4个输出通道(A/B/C/D)中的哪一个将具有有效输出。
下面 是我的 DAC 配置
我已将 JESD TX 配置为传输 K 个字符、我看到设置了8b/10b 视差误差、FIFO 写入错误、DAC 时钟退出锁定和 PLL1退出锁定警报。 这意味着什么？
此外、在 SERDES 和通道配置部分中、总线宽度的重要性是什么。 当我将其更改为20位时、我看到 FIFO 读取为空、FIFO 读取错误警报也被置位。
我在 FPGA 端探测了 sysref 和 SYNC、我可以看到捕获了 sysref 并取消了 SYNC。 这是否确认 JESD 链路已初始化？
您是否对 DAC38J84有任何特定的时钟源建议。 该外部时钟源还应生成 sysref 和 FPGA clk？
谢谢、
Yogitha
Yogitha、
对于 ILAS、必须在 FPGA 和 DAC 上对通道 ID 进行编程才能使 ILAS 通过。 请参阅随附的详细信息。 每个通道都有特定的通道 ID。
通过对 DTest 位进行编程、测试失败条件可被路由至 CMOS ALARM 引脚。
