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器件型号：DDC2256A 您好‘s 专家、
目前、我正在为 DDC2256A 和 Xilinx Zynq-7000设计解串器。 解串器的输入为标准输入：DCLK、 FCLK 和数据是 ADC 的输出、CONV 在 FPGA 内部生成。 解串器的输出应作为 AXI 主流接口实现。 解串器的输出数据应包含 ADC 数据(包含所有报头和尾线)、时钟计数器和帧计数器。 因此、对于每个帧、一个应该具有256*3 (ADC 数据)+ 4*2 (标头)+ 2*2 (尾数)+ 4 (时钟计数器)+ 4 (帧计数器)= 788字节数据。 此类解串器是否有任何参考设计(最好在 Verilog 中)？
可能是我提出了一个转储问题、但在 Verilog 和 FPGA 编程方面我没有太多经验。
此致、
Mikhail。
