[参考译文] ADS1256：并行 ADC

尊敬的 Mike：

我有几个布局建议要提及、但我也想了解您用于测量 ADC 噪声性能的条件...

• 噪声测试是在外部直流信号下还是在 ADC 输入短路的情况下进行的？
• 您使用什么来生成2.5V 基准电压？
• 此外、您使用的是哪种增益设置？

...为了更好地将您的结果与数据表的噪声规格进行比较、我要求这些噪声规格假设输入短路。 如果您要测量外部直流信号的噪声、那么我们还需要了解信号源和基准电压中存在的噪声量、以了解噪声是否来自 ADC。



在查看布局之后、我相信即使在 ADC 输入短路的情况下、您也会有比预期更高的噪声。 您可以通过以下几种方法来提高系统中的噪声性能：

关于分离接地层...
如果可以避免、我们通常不建议拆分接地层。 可以使用分离接地平面、 但还需要遵循一些其他规则、例如确保连接 ADC 下方的模拟和数字接地区域、并且切勿在接地层上布线切口、因为这会使布线具有高度的感性、更容易受到电压尖峰的影响。 使用单个接地平面可以更轻松地遵循这些规则、并且可以避免将接地平面形成与偶极天线相同的形状。

电源去耦
U1在 IC 附近有一个 AVDD 电源去耦电容器、但 U8的 AVDD 电源去耦距离很远。 尝试将 C7或 C8移至更靠近 U8的位置。 此外、U1和 U8都是 DVDD 上缺失的电源去耦电容器。 如果顶层没有空间、则在底层 DVDD 和 DGND 引脚附近添加这些去耦电容。

时钟和时钟跟踪路由
我不建议在 ADC 之间共享一个晶体。 一旦晶振振振振荡、此配置可能会正常工作；但是、我担心连接到两个晶振驱动器的晶振在启动期间可能会遇到晶体无法振荡的问题。 在这种情况下、我建议将晶体替换为晶体振荡器(将晶体和晶体驱动器电路组合在一起并直接输出时钟信号的 IC)。 晶体振荡器更有可能正确启动、并且只需将一条时钟走线路由到每个 ADC。 在电流布局中、晶体走线形成一个大环路、该环路可能易受噪声拾取的影响(尤其是其中一条走线布置在其他数字信号下方)、该环路也可能辐射 EMI 噪声。

输入和基准滤波
尽量将差分滤波电容器放置在输入引脚和基准引脚之间靠近 ADC 的位置。 这可以最大限度地提高滤波电容器的效率。

时钟跟踪路由
尽量避免时钟走线布置在其他走线之上或之下、并且避免在时钟走线上使用过孔、因为它们会增加额外的走线电感。 时钟走线通常具有非常快的边沿、这些信号可能会电容耦合到附近的走线中、或者在流经电感走线时导致电压尖峰。 我通常建议首先对时钟迹线进行布线、以便使其保持较短并在同一层上布线、然后在时钟迹线周围布线其他数字迹线。

希望反馈能有所帮助！

此致、
Chris

尊敬的 Micheal：

很高兴能提供帮助！ 以下是其他几个建议...

[引用 USER="Michael Buck]A：噪声测试是使用来自 PCB 上低压降稳压器(LM1085)的2.5V 信号进入 ADC 通道7的情况下执行的。 我还交换了   该稳压器网络并使用了 MAX6325电压基准、但它似乎对性能没有任何积极或消极影响。[/引述]

您是否尝试将差分输入短接至该2.5V 电源并测量噪声？

我建议在输入短路的情况下测量噪声(尽可能接近0V 输入)、以便模拟在针对数据表测量器件噪声时使用的相同测试条件。 在这种情况下、您将能够看到 ADC 的噪声、而不受输入信号噪声的影响。 它还让您了解了尝试优化布局后可获得的噪声性能提升程度。

[引用 USER="Michael Buck"] A： LM1085 电压稳压器(输出和输入仅使用钽电容器)。[/quot]

考虑使用低噪声基准源、例如 REF5025。。。

ADC 将输入信号与基准电压进行比较、并提供与该比率成比例的输出代码。 为了实现 高分辨率、必须使这两个信号尽可能无噪声。 请注意、当 VIN 接近 VREF 时、比率(VIN + VIN_Noise)/(2 * VREF + VREF_Noise)将对基准噪声更敏感。

忽略 ADC 噪声，仅考虑 VIN=2*VREF 时基准源噪声的影响，下面简单地比较了使用 LM1085与 REF5025的分辨率：

LM1085：10 - 10、000 Hz 噪声为0.003%* 2.5Vout = 75 uVrms、这意味着 ADC 的有效分辨率不能超过 log2 (5 / 75 uVrms)= 16位

REF5025：10 - 10、000Hz 噪声(估计值)约为7.6uVrms、这意味着 ADC 的有效分辨率不能超过 log2 (5 / 7.6uVrms)= 19.3位

在实践中、您将有其他噪声源、数字滤波器也将有助于降低噪声带宽和整体噪声；然而、作为一个参考点、您可以看到使用 REF5025时的分辨率可能会高10倍。

此致、
Chris