[参考译文] ADS1256：DRDY 是否与主时钟同步？

我确实在尝试使用/DRDY 信号来决定何时发出/SYNC 脉冲。 我有多个 ADC 由同一个时钟计时、需要对其进行同步。 我的主机无法访问 ADC 主时钟、因此我正在寻找一种方法来同步/SYNC 脉冲和主时钟。

尊敬的 Chris：

对于下一个电路板迭代、我肯定会使用外部电路来同步/SYNC 和时钟边沿、但我正在为我的当前设计寻找一种方法。 遗憾的是、SPI SYNC 命令(跨4个 ADC)可能产生的单时钟差会对我的系统产生影响。

关于 时钟边沿和/DRDY 边沿之间的延迟：

1. 单个芯片的延迟分布是多少、例如平均20ns 的高斯分布和标准偏差10ns？
2. 所有芯片的延迟分布是否相同、或者是否存在广泛不同的方法和标准偏差？

谢谢、

Iain

您好、Iain、

布线延迟确实可能会导致 ADC 在一个时钟周期内不同步。 但是、如果 ADC 之间的 CLKIN 和/SYNC 迹线长度不匹配、则在使用 SYNC 脉冲时也会发生这种情况。

在大多数低频应用中、多个 Δ-Σ ADC 在多个时钟周期内不同步通常不是问题...只有当您需要关联多个通道或位置发生事件时的时间戳时、才需要更高程度的同步。 由于 ADS1256输出通过 SINC5滤波器进行滤波、因此频率响应在较高频率下会显著衰减、从而使脉冲或阶跃检测更加困难。 在这些情况 下、您可能希望使用具有平坦通带的宽带滤波器来更好地检测这些脉冲。

遗憾的是、我没有任何时序数据能够将/DRDY 与 CLK 关联；但是、通过查看 t7延迟时间、我预计 CLK 到/DRDY 的内部传播延迟处于相同的幅度顺序。 由于这超过了 t16B 2倍、因此我不建议/DRDY 作为 CLK 上升沿的可靠指示器。

我只建议尝试 SYNC 命令、如果需要、请尝试您建议的从/DRDY 触发/SYNC 脉冲的解决方案；尽管我只建议使用前者、因为它更安全。 ADS1256缺少/SYNC 脉冲的时序可能会导致器件无响应、并要求您将其复位以恢复正常运行。

此致、
Chris