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[参考译文] ADS7039-Q1：当 CS 为高电平时、SDO 输出是否为高阻抗

admin
Guru**** 1125150 points
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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/715230/ads7039-q1-will-sdo-output-be-high-impedance-when-cs-is-high

器件型号：ADS7039-Q1

 当 CS 为高电平时、SDO 输出是否为高阻抗。 我们希望使用其中的两个组件、并将两个 SDO 输出连接在一起(使用串联电阻器)、然后连接到数字隔离器。

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    TI__Guru**** 1125150 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你(们)好，Jul

    根据 ADS7039-Q1数据表第8.3.4节、当 CS 引脚被拉高时、ADC 数据总线为三态。

    谢谢、此致

    Abhijeet

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    TI__Guru**** 1125150 points
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    Julio、

    Abhijeet 澄清说，“当 CS 引脚被拉高时，ADC 数据总线为三态”。 因此、如果您将 CS 单独驱动到每个器件、并确保没有重叠、您所描述的配置将起作用。

    但更仔细地看、我们仅在数据表中引用了 tDZ_CSDO 的最小规格。 理想情况下、需要一个最大规格来确保两个器件不会同时驱动 SDO。 我与设计人员一起检查了该特定器件、tDZ_CSDO 的最大规格为20ns。

    由于您正在尝试优化使用的数字隔离器数量、我想您将为两个器件驱动一个通用 SCLK。 如果您确保1个时钟周期延迟(最大值为35ns) 28MHz 的 SCLK)在一个通道的 CS 下降沿到下一个通道的 CS 上升沿之间、一切都应该非常顺利。

    谢谢。

    此致、
    Sandeep