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[参考译文] DAC37J84EVM:DAC37J84EVM 输出问题

Guru**** 2582405 points
Other Parts Discussed in Thread: LMK04828

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/731395/dac37j84evm-dac37j84evm-output-issue

器件型号:DAC37J84EVM
主题中讨论的其他器件: LMK04828

您好!

我想 使用 Xilinx FPGA 通过 FMC 连接器从 DAC37J84EVM 的所有4个通道生成 I 和 q 信号。 我从 FPGA 侧检查 JESD204B、其工作正常。

CLK 和 SYSREF 从 LMK04828进行配置、工作正常、但我无法从 DAC 通道获取输出。 请查找并查看随附的 DAC 配置屏幕截图。

建议我犯错的地方。

谢谢、此致、

Swarup.e2e.ti.com/.../DAC37J84EVM-Output-issue.docx

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    您好、Swarup、

    某些 Xilinx FPGA 需要2个参考时钟、因此您可能必须启用 LMK04828的 CLK12。 以下链接中提供了一个参考设计、您可以参考:
    www.ti.com/.../slac690

    谢谢、
    埃本
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    您好 Eben、

    我们的 Xilinx FPGA 只需要一个参考时钟、这种情况下会正确出现、这就是我们也能够在 JESD IPS 状态下实现同步和系统参考的原因。 关于波形、我们可以清楚地看到、无论 PS 中加载的波形是传入 FPGA 的任何波形、我们也可以在芯片范围中看到 AWG 输出上的波形。
    还有其他我需要关注的内容。
    此致、
    Swarup。

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    您好、Swarup、

    请尝试以下操作:
    1) 1)当您从 GUI 中的"警报和错误"选项卡读回警报时、是否报告了任何警报?
    2) 2)检查 TXENABLE 引脚是否设置为低电平
    3) 3)当 SYSREF 存在时、打开和关闭 JESD 初始化状态。 您可以从 GUI 的 JESD Block 选项卡中执行此操作。 检查并确认同步切换至低电平并返回至高电平。

    谢谢、
    埃本