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器件型号：ADS131A04 您好！
在将设计整合到 PCB 之前、我解释了数据表以允许基准时钟输入(fclkin)、同时不启用 CLKIN 分频比或 iCLK 分频比。
我的想法是、通过将这些位都保留为000、我实际上会通过分频器维持基准时钟(fclkin)、使 fclki=fCLK=FMod=4Mhz。
我发现、这种配置产生的 Fdata 速率会产生四分之一的结果、这是使用4Mhz Fmod 时钟时所期望的结果。
似乎即使寄存器允许配置000 3位除数、我认为这允许除以1 situation..it 实际上通过每3位除数除以2。
实验示例：
fclkin=4Mhz。 设置 CLK1寄存器=0x00设置 CLK2寄存器=0x0F (在我的解释中，两个分频器都被设置为1)....结果 Fdata=31250Hz。
相同的设置
如数据表所示、fclkin=16MHz fdata=125000Hz。
是否有任何保留的未记录的技巧允许我将分频值设置为1并保持我的4Mhz 输入时钟？
谢谢
