[参考译文] ADS8900B：SPI 格式的 SCLK 数量

您好！

ADS8900B 允许至少20个 SCLK 进行20b 数据读取。 从 ADS8900B 中移出的前20位是转换结果。 如果您不需要奇偶校验位、则可以将/CS 拉高以在20个 SCLK 后结束数据传输帧。 如果您需要在传输帧期间更新命令寄存器、则需要为完整命令字计时至少22个 SCLK、 但是、如果您只想传输转换结果(只读)而不需要奇偶校验位、则可以在20个 SCLK 中执行此操作。

参考您的问题和图60、20b SDO 转换结果位于 D21至 D2；D1和 D0是奇偶校验位。

转换位19 (MSB)-> D21
转换位18 -> D20
三、会议的报告
转换位1 -> D3
转换位0 (LSB)-> D2
奇偶校验位1 -> D1
奇偶校验位0 -> D0

在 SPI 四通道模式下、情况类似。 如果需要奇偶校验位、则需要6个 SCLK、前5个 SCLK 时钟输出20b 转换结果、第6个 SCLK 时钟输出2个奇偶校验位加2个'zer''、总共24位(22个忽略两个额外的'zere'位)。 如果您不需要奇偶校验位、则可以在5个 SCLK 中为20b 转换结果计时。

请告诉我这是否不清楚、或者您有更多问题。

此致、
Keith N.
精密 ADC 应用

您好、Keith、

我不确定、SPI 通常是字节协议吗？ 那么、如何在第5或第6个时钟脉冲时使 CS 变为高电平？ 是否有任何修改主机 IC 中 SPI IP 的选项？ 还是可以选择在 FPGA 中写入逻辑？ 请通知 Xilinx FPGA 是否有与此 ESPI 相关的 IP。

请帮助我理解。 如果我被误解、请更正我

谢谢、