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[参考译文] ADS8900B:SPI 格式的 SCLK 数量

Guru**** 2538930 points
Other Parts Discussed in Thread: ADS8900B

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/725251/ads8900b-no-of-sclk-in-spi-format

器件型号:ADS8900B

您好!
我的客户有疑问。

在 ADS8900数据表的表6中、SCLK 的数量为20、但图60显示了22个 CLK。  以下哪项是正确的、20个 CLK 或22个 CLK?  如果20个 CLK 是 corrrect, SDO 数据包是否从图60中的 D19开始?

同样、在表7中、四路模式下的 SCLK 数量为5、但 我们可以在图66中看到四路模式下数据包中有6个 CLK。  5个 CLK 或 6个 CLK、哪一个是正确的?  如果5个 CLK 正确、  图66的数据包中是否不存在 D21和 D20、MSB D19是否正确?

此致、Taki

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    您好!

    ADS8900B 允许至少20个 SCLK 进行20b 数据读取。 从 ADS8900B 中移出的前20位是转换结果。 如果您不需要奇偶校验位、则可以将/CS 拉高以在20个 SCLK 后结束数据传输帧。 如果您需要在传输帧期间更新命令寄存器、则需要为完整命令字计时至少22个 SCLK、 但是、如果您只想传输转换结果(只读)而不需要奇偶校验位、则可以在20个 SCLK 中执行此操作。

    参考您的问题和图60、20b SDO 转换结果位于 D21至 D2;D1和 D0是奇偶校验位。

    转换位19 (MSB)-> D21
    转换位18 -> D20
    三、会议的报告
    转换位1 -> D3
    转换位0 (LSB)-> D2
    奇偶校验位1 -> D1
    奇偶校验位0 -> D0

    在 SPI 四通道模式下、情况类似。 如果需要奇偶校验位、则需要6个 SCLK、前5个 SCLK 时钟输出20b 转换结果、第6个 SCLK 时钟输出2个奇偶校验位加2个'zer''、总共24位(22个忽略两个额外的'zere'位)。 如果您不需要奇偶校验位、则可以在5个 SCLK 中为20b 转换结果计时。

    请告诉我这是否不清楚、或者您有更多问题。

    此致、
    Keith N.
    精密 ADC 应用
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    您好、Keith、

    我不确定、SPI 通常是字节协议吗? 那么、如何在第5或第6个时钟脉冲时使 CS 变为高电平? 是否有任何修改主机 IC 中 SPI IP 的选项? 还是可以选择在 FPGA 中写入逻辑? 请通知 Xilinx FPGA 是否有与此 ESPI 相关的 IP。

    请帮助我理解。 如果我被误解、请更正我

    谢谢、

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    您好!

    这将取决于所使用的主机处理器的特定功能。 如果您使用的是标准 IP 库、FPGA 也是如此。 在任一种情况下、您都可以提供额外的时钟来维持字节宽传输、从而支持现有协议。

    此致、
    Keith