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[参考译文] ADC12DL3200：LVDS 同步

admin
Guru**** 2583325 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/729765/adc12dl3200-lvds-synchronization

器件型号：ADC12DL3200

大家好、我需要有关组件同步行为的具体信息。 问题很简单、很直接、我正在开发 FPGA 固件来管理 ADC LVDS 数据信号、

 SYSREF 信号的激活会复位 DACLK/DBCLK。 信号？ 还是仅复位数据的多路信号分离？

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    TI__Guru**** 2583325 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你(们)好，Gianpiero
    施加的 SYSREF 信号设置或重新校准多路信号去复用输出 Dx 数据信号、DxSTRB 选通信号和 DACLK/DBCLK/DCCLK/DDCLK/输出时钟的时序。
    如果执行一个新的 SYSREF 事件、而该事件不会改变现有的时序(因为 SYSREF 是频率和锁相到 CLK 并且处于适当的频率和建立/保持时间)、那么这些信号将不会受到影响。
    如果您需要任何其他信息、请告诉我。
    此致、
    Jim B
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    TI__Guru**** 2583325 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Jim、

    感谢您提供的答案、为了确保我已经理解清楚、在首次激活 SYSREF 信号时、我应该期望 DACLK/DBCLK/DCCLK/DDCLK/输出时钟重新对齐(这意味着它们的不连续性、更短/更长的周期)、以及之后、 如果 SYSREF 频率和锁相正确、DACLK/DBCLK/DCCLK/DDCLK/输出时钟不应受到 SYSREF 激活的更多影响。 对吧？
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    TI__Guru**** 2583325 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你(们)好，Gianpiero
    没错。
    此致、
    Jim B