TLV5614的修订版 B 数据表并未满足 LDAC*引脚的时序要求。 能否提供一些见解？
背景 我在 持续更新输出方面遇到问题。 似乎每隔一段时间更新一次。
我按照数据表的时序要求加载寄存器、这些要求是：
CS*低电平，然后 FS 低电平。 然后在 CS*和 FS 均为低电平时加载16位。 然后、FS 为高。
之后(更新 输入寄存器)， 将 LDAC*拉低。 延迟(在对 LDAC* lo 进行脉冲之前在 fs hi 之后) =~1us，在返回 LDAC* HI 之前 LDAC*处于低电平~1us。
有什么规格或建议？
您好、Uttam、
我将 CS*连接到 GND、就像在传统设计中一样。 如果 CS*变为高电平，通常意味着 IC 将忽略所有输入... 对您的建议感到惊讶。
TLV5614基准结果
前3个图是示波器布线、然后是模拟值。 0伏基线对于2个信号是不同的(2的中线、其他2的中线为2 div 的低)。 与其他信号一样、时钟快速达到~2.8V。 DVDD = 3.3V
数据表中、当 DVdd=2.7V 时、VIH = 2V
DVdd=5.5V 时为=2.4V
输入代码0x01FF
输入代码0x0200
输入代码0x0201
各种 DAC0十六进制输入代码和 DAC0输出的 DMM 测量。
AVDD=5V。 VREF=2.048V。 VOUT = 2*Vref/(输入代码)、1LSB=1mV。
请注意、即使在低端、输出也仅针对其他输入代码移动
建议 TI 修改数据表。
我发现的解决方案是： SCLK 必须通常为高电平。 成功输入数据的范围如下。 根据 DATashet 第13页、在 FS 变为 HI 后、时钟必须变为高电平(同样没有提到 LDAC)。
因此、我认为数据表的图1 (第7页)不完整(无 LDAC*信号)；由于 SCLK 在序列结束时不会"无关"、因此它必须变为高电平。
