[参考译文] DAC37J84EVM：DAC37J84EVM 板和 Kintex-7 KC705 FPGA 板

尊敬的 Jim：

您能否告诉我如何修改 TI JESD204 IP、 该 IP 使用421或222、而不是8821用于 KC705？

如果您有一个 Kintex-7 KC705和 DAC37J84 EVM 示例、请告诉我。

非常感谢

Trang、

您首先需要向 TI 申请免费 IP。 获得批准后、您将能够下载随附有关如何根据您的需求修改 IP 的说明的 IP。

此致、

Jim

尊敬的 Jim：

我向 TI 申请 TI JESD204 IP、我尝试 使用4个通道构建 IP、但它 不起作用、您能否向我发送 Verilog 编程示例、该示例用于使用 DAC37J84 EVM 进行 Kintex-7连接？

感谢您的支持  

Trang、

问题是什么？ 这应该起作用。 您是否映射到 KC705上的正确 FPGA 引脚？

您可以在 TI 网站的 TSW14J10EVM 产品文件夹中找到此接口的其他示例、但这些示例旨在与 HSDC Pro GUI 软件配合使用。 不确定这是你想要的。 如果您计划使用此固件、请阅读随附的文档。  

此致、

Jim

e2e.ti.com/.../TSW14J10EVM-Firmware-examples.docx

尊敬的 Jim：

这是我的约束文件、

请帮我检查。

非常感谢

# Clock definition for the 200MHz reference clock
create_clock -period 5.0 -name fpga_ref_clk [get_ports sys_clk_p]

# MGT reference clock. Constrained for 156.25MHz
create_clock -period 6.400 -name mgt_ref_clk [get_ports refclk_p*]

# Async domains: all other clocks to/from freerun clock
set_clock_groups -asynchronous -group [get_clocks -of_objects [get_pins pll_inst/sys_clk]] -group [get_clocks -of_objects [get_pins pll_inst/freerun_clk]]
set_clock_groups -asynchronous -group [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]] -group [get_clocks -of_objects [get_pins pll_inst/freerun_clk]]
set_clock_groups -asynchronous -group [get_clocks -of_objects [get_pins TI_IP_inst/mgt_tx_usrclk2]] -group [get_clocks -of_objects [get_pins pll_inst/freerun_clk]]

# Relaxed timing between rx_sys_clock and rx_usrclk2
set_max_delay -datapath_only -from [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]] -to [get_clocks -of_objects [get_pins pll_inst/sys_clk]] 50.000
set_max_delay -datapath_only -from [get_clocks -of_objects [get_pins pll_inst/sys_clk]] -to [get_clocks -of_objects [get_pins TI_IP_inst/mgt_rx_usrclk2]] 50.000

# Relaxed timing between tx_sys_clock and tx_usrclk2
# This is commented out because tx_sys_clock is connected to
# tx_usrclk2
#
#set_max_delay -datapath_only -from [get_clocks -of_objects [get_pins TI_IP_inst/mgt_tx_usrclk2]] -to [get_clocks -of_objects [get_pins pll_inst/sys_clk]] 50.000
#set_max_delay -datapath_only -from [get_clocks -of_objects [get_pins pll_inst/sys_clk]] -to [get_clocks -of_objects [get_pins TI_IP_inst/mgt_tx_usrclk2]] 50.000

# Define a false path on master_reset_n
set_false_path -through [get_nets master_reset_n]

# Pin locations. To be modified based on target FPGA


set_property PACKAGE_PIN AH10 [get_ports {adc_lane_rxp[0]}]
set_property PACKAGE_PIN AJ8 [get_ports {adc_lane_rxp[1]}]
set_property PACKAGE_PIN AG8 [get_ports {adc_lane_rxp[2]}]
set_property PACKAGE_PIN AE8 [get_ports {adc_lane_rxp[3]}]
set_property PACKAGE_PIN AH6 [get_ports {adc_lane_rxp[4]}]
set_property PACKAGE_PIN AG4 [get_ports {adc_lane_rxp[5]}]
set_property PACKAGE_PIN AF6 [get_ports {adc_lane_rxp[6]}]
set_property PACKAGE_PIN AD6 [get_ports {adc_lane_rxp[7]}]

set_property PACKAGE_PIN D2 [get_ports {dac_lane_txp[0]}]
set_property PACKAGE_PIN C4 [get_ports {dac_lane_txp[1]}]
set_property PACKAGE_PIN B2 [get_ports {dac_lane_txp[2]}]
set_property PACKAGE_PIN A4 [get_ports {dac_lane_txp[3]}]

#set_property PACKAGE_PIN AD10 [get_ports {refclk_p[0]}]
set_property PACKAGE_PIN J8 [get_ports {refclk_p[0]}]
#set_property PACKAGE_PIN L7 [get_ports {refclk_n[0]}]
set_property PACKAGE_PIN AD12 [get_ports sys_clk_p]
set_property PACKAGE_PIN AD11 [get_ports sys_clk_n]
#set_property PACKAGE_PIN H9 [get_ports sys_clk_p]
set_property IOSTANDARD  LVDS  [get_ports sys_clk_n]
set_property IOSTANDARD LVDS  [get_ports sys_clk_p]
#set_property PACKAGE_PIN AH23 [get_ports cc_sysref_out_p]
#set_property IOSTANDARD LVDS [get_ports cc_sysref_out_p]
set_property PACKAGE_PIN V27 [get_ports sysref_p]
#set_property IOSTANDARD LVDS [get_ports sysref_p]
set_property PACKAGE_PIN R28 [get_ports dac_tx_sync_n]
set_property PACKAGE_PIN AD21 [get_ports adc_rx_sync_n]
set_property IOSTANDARD LVCMOS25 [get_ports adc_rx_sync_n]
set_property IOSTANDARD LVCMOS25 [get_ports dac_tx_sync_n]
set_property C_CLK_INPUT_FREQ_HZ 300000000 [get_debug_cores dbg_hub]
set_property C_ENABLE_CLK_DIVIDER false [get_debug_cores dbg_hub]
set_property C_USER_SCAN_CHAIN 1 [get_debug_cores dbg_hub]
connect_debug_port dbg_hub/clk [get_nets mgt_freerun_clock]

Trang、

我已将此事转给我们的 TI JESD204 IP 专家。 他们的回复可能会因圣诞假期而延迟。

此致、

Jim

非常感谢！