[参考译文] ADS42JB69：如何在 Xilinx FPGA 上实现 JESD204 IP、以便与双核部件配合使用

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1184135/ads42jb69-how-to-implement-jesd204-ips-on-xilinx-fpga-to-work-with-the-dual-core-part

您好！
感谢您的帮助：
我们正在设置具有2个内核的 ADS42JB69，以便与我们的 Xilinx MPSoC Ultrascale+ FPGA 配合使用。
我们正在使用许可的 Xilinx 的 JESD204 IP，即 PHY IP 和 RX IP。
应如何配置 IP 以与 TI ADS42JB69 2内核(每个内核2条信道)正确配合使用？

我们应该使用-请参阅下图：
a. 1 phy IP 和2 Rx IP？
b. 2个 phy IP 和2个 Rx IP？
还有事吗？

最重要的是、如果我们使用选项 b、并且数据都位于同一个四路收发器中、
我们是否可以为两个 PHY 使用相同的时钟引脚源？ (意味着 ref_clk_a 和 ref_clk_b 是相同的时钟)

非常感谢。